1 /* 2 * m5441xsim.h -- Coldfire 5441x register definitions 3 * 4 * (C) Copyright 2012, Steven King <sfking@fdwdc.com> 5 */ 6 7 #ifndef m5441xsim_h 8 #define m5441xsim_h 9 10 #define CPU_NAME "COLDFIRE(m5441x)" 11 #define CPU_INSTR_PER_JIFFY 2 12 #define MCF_BUSCLK (MCF_CLK / 2) 13 #define MACHINE MACH_M5441X 14 #define FPUTYPE 0 15 #define IOMEMBASE 0xe0000000 16 #define IOMEMSIZE 0x20000000 17 18 #include <asm/m54xxacr.h> 19 20 /* 21 * Reset Controller Module. 22 */ 23 24 #define MCF_RCR 0xec090000 25 #define MCF_RSR 0xec090001 26 27 #define MCF_RCR_SWRESET 0x80 /* Software reset bit */ 28 #define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */ 29 30 /* 31 * Interrupt Controller Modules. 32 */ 33 /* the 5441x have 3 interrupt controllers, each control 64 interrupts */ 34 #define MCFINT_VECBASE 64 35 #define MCFINT0_VECBASE MCFINT_VECBASE 36 #define MCFINT1_VECBASE (MCFINT0_VECBASE + 64) 37 #define MCFINT2_VECBASE (MCFINT1_VECBASE + 64) 38 39 /* interrupt controller 0 */ 40 #define MCFINTC0_SIMR 0xfc04801c 41 #define MCFINTC0_CIMR 0xfc04801d 42 #define MCFINTC0_ICR0 0xfc048040 43 /* interrupt controller 1 */ 44 #define MCFINTC1_SIMR 0xfc04c01c 45 #define MCFINTC1_CIMR 0xfc04c01d 46 #define MCFINTC1_ICR0 0xfc04c040 47 /* interrupt controller 2 */ 48 #define MCFINTC2_SIMR 0xfc05001c 49 #define MCFINTC2_CIMR 0xfc05001d 50 #define MCFINTC2_ICR0 0xfc050040 51 52 /* on interrupt controller 0 */ 53 #define MCFINT0_EPORT0 1 54 #define MCFINT0_UART0 26 55 #define MCFINT0_UART1 27 56 #define MCFINT0_UART2 28 57 #define MCFINT0_UART3 29 58 #define MCFINT0_I2C0 30 59 #define MCFINT0_DSPI0 31 60 61 #define MCFINT0_TIMER0 32 62 #define MCFINT0_TIMER1 33 63 #define MCFINT0_TIMER2 34 64 #define MCFINT0_TIMER3 35 65 66 #define MCFINT0_FECRX0 36 67 #define MCFINT0_FECTX0 40 68 #define MCFINT0_FECENTC0 42 69 70 #define MCFINT0_FECRX1 49 71 #define MCFINT0_FECTX1 53 72 #define MCFINT0_FECENTC1 55 73 74 /* on interrupt controller 1 */ 75 #define MCFINT1_UART4 48 76 #define MCFINT1_UART5 49 77 #define MCFINT1_UART6 50 78 #define MCFINT1_UART7 51 79 #define MCFINT1_UART8 52 80 #define MCFINT1_UART9 53 81 #define MCFINT1_DSPI1 54 82 #define MCFINT1_DSPI2 55 83 #define MCFINT1_DSPI3 56 84 #define MCFINT1_I2C1 57 85 #define MCFINT1_I2C2 58 86 #define MCFINT1_I2C3 59 87 #define MCFINT1_I2C4 60 88 #define MCFINT1_I2C5 61 89 90 /* on interrupt controller 2 */ 91 #define MCFINT2_PIT0 13 92 #define MCFINT2_PIT1 14 93 #define MCFINT2_PIT2 15 94 #define MCFINT2_PIT3 16 95 #define MCFINT2_RTC 26 96 97 /* 98 * PIT timer module. 99 */ 100 #define MCFPIT_BASE0 0xFC080000 /* Base address of TIMER0 */ 101 #define MCFPIT_BASE1 0xFC084000 /* Base address of TIMER1 */ 102 #define MCFPIT_BASE2 0xFC088000 /* Base address of TIMER2 */ 103 #define MCFPIT_BASE3 0xFC08C000 /* Base address of TIMER3 */ 104 105 106 #define MCF_IRQ_PIT1 (MCFINT2_VECBASE + MCFINT2_PIT1) 107 108 /* 109 * Power Management 110 */ 111 #define MCFPM_WCR 0xfc040013 112 #define MCFPM_PPMSR0 0xfc04002c 113 #define MCFPM_PPMCR0 0xfc04002d 114 #define MCFPM_PPMSR1 0xfc04002e 115 #define MCFPM_PPMCR1 0xfc04002f 116 #define MCFPM_PPMHR0 0xfc040030 117 #define MCFPM_PPMLR0 0xfc040034 118 #define MCFPM_PPMHR1 0xfc040038 119 #define MCFPM_PPMLR1 0xfc04003c 120 #define MCFPM_LPCR 0xec090007 121 /* 122 * UART module. 123 */ 124 #define MCFUART_BASE0 0xfc060000 /* Base address of UART0 */ 125 #define MCFUART_BASE1 0xfc064000 /* Base address of UART1 */ 126 #define MCFUART_BASE2 0xfc068000 /* Base address of UART2 */ 127 #define MCFUART_BASE3 0xfc06c000 /* Base address of UART3 */ 128 #define MCFUART_BASE4 0xec060000 /* Base address of UART4 */ 129 #define MCFUART_BASE5 0xec064000 /* Base address of UART5 */ 130 #define MCFUART_BASE6 0xec068000 /* Base address of UART6 */ 131 #define MCFUART_BASE7 0xec06c000 /* Base address of UART7 */ 132 #define MCFUART_BASE8 0xec070000 /* Base address of UART8 */ 133 #define MCFUART_BASE9 0xec074000 /* Base address of UART9 */ 134 135 #define MCF_IRQ_UART0 (MCFINT0_VECBASE + MCFINT0_UART0) 136 #define MCF_IRQ_UART1 (MCFINT0_VECBASE + MCFINT0_UART1) 137 #define MCF_IRQ_UART2 (MCFINT0_VECBASE + MCFINT0_UART2) 138 #define MCF_IRQ_UART3 (MCFINT0_VECBASE + MCFINT0_UART3) 139 #define MCF_IRQ_UART4 (MCFINT1_VECBASE + MCFINT1_UART4) 140 #define MCF_IRQ_UART5 (MCFINT1_VECBASE + MCFINT1_UART5) 141 #define MCF_IRQ_UART6 (MCFINT1_VECBASE + MCFINT1_UART6) 142 #define MCF_IRQ_UART7 (MCFINT1_VECBASE + MCFINT1_UART7) 143 #define MCF_IRQ_UART8 (MCFINT1_VECBASE + MCFINT1_UART8) 144 #define MCF_IRQ_UART9 (MCFINT1_VECBASE + MCFINT1_UART9) 145 /* 146 * FEC modules. 147 */ 148 #define MCFFEC_BASE0 0xfc0d4000 149 #define MCFFEC_SIZE0 0x800 150 #define MCF_IRQ_FECRX0 (MCFINT0_VECBASE + MCFINT0_FECRX0) 151 #define MCF_IRQ_FECTX0 (MCFINT0_VECBASE + MCFINT0_FECTX0) 152 #define MCF_IRQ_FECENTC0 (MCFINT0_VECBASE + MCFINT0_FECENTC0) 153 154 #define MCFFEC_BASE1 0xfc0d8000 155 #define MCFFEC_SIZE1 0x800 156 #define MCF_IRQ_FECRX1 (MCFINT0_VECBASE + MCFINT0_FECRX1) 157 #define MCF_IRQ_FECTX1 (MCFINT0_VECBASE + MCFINT0_FECTX1) 158 #define MCF_IRQ_FECENTC1 (MCFINT0_VECBASE + MCFINT0_FECENTC1) 159 /* 160 * I2C modules. 161 */ 162 #define MCFI2C_BASE0 0xfc058000 163 #define MCFI2C_SIZE0 0x20 164 #define MCFI2C_BASE1 0xfc038000 165 #define MCFI2C_SIZE1 0x20 166 #define MCFI2C_BASE2 0xec010000 167 #define MCFI2C_SIZE2 0x20 168 #define MCFI2C_BASE3 0xec014000 169 #define MCFI2C_SIZE3 0x20 170 #define MCFI2C_BASE4 0xec018000 171 #define MCFI2C_SIZE4 0x20 172 #define MCFI2C_BASE5 0xec01c000 173 #define MCFI2C_SIZE5 0x20 174 175 #define MCF_IRQ_I2C0 (MCFINT0_VECBASE + MCFINT0_I2C0) 176 #define MCF_IRQ_I2C1 (MCFINT1_VECBASE + MCFINT1_I2C1) 177 #define MCF_IRQ_I2C2 (MCFINT1_VECBASE + MCFINT1_I2C2) 178 #define MCF_IRQ_I2C3 (MCFINT1_VECBASE + MCFINT1_I2C3) 179 #define MCF_IRQ_I2C4 (MCFINT1_VECBASE + MCFINT1_I2C4) 180 #define MCF_IRQ_I2C5 (MCFINT1_VECBASE + MCFINT1_I2C5) 181 /* 182 * EPORT Module. 183 */ 184 #define MCFEPORT_EPPAR 0xfc090000 185 #define MCFEPORT_EPIER 0xfc090003 186 #define MCFEPORT_EPFR 0xfc090006 187 /* 188 * RTC Module. 189 */ 190 #define MCFRTC_BASE 0xfc0a8000 191 #define MCFRTC_SIZE (0xfc0a8840 - 0xfc0a8000) 192 #define MCF_IRQ_RTC (MCFINT2_VECBASE + MCFINT2_RTC) 193 194 /* 195 * GPIO Module. 196 */ 197 #define MCFGPIO_PODR_A 0xec094000 198 #define MCFGPIO_PODR_B 0xec094001 199 #define MCFGPIO_PODR_C 0xec094002 200 #define MCFGPIO_PODR_D 0xec094003 201 #define MCFGPIO_PODR_E 0xec094004 202 #define MCFGPIO_PODR_F 0xec094005 203 #define MCFGPIO_PODR_G 0xec094006 204 #define MCFGPIO_PODR_H 0xec094007 205 #define MCFGPIO_PODR_I 0xec094008 206 #define MCFGPIO_PODR_J 0xec094009 207 #define MCFGPIO_PODR_K 0xec09400a 208 209 #define MCFGPIO_PDDR_A 0xec09400c 210 #define MCFGPIO_PDDR_B 0xec09400d 211 #define MCFGPIO_PDDR_C 0xec09400e 212 #define MCFGPIO_PDDR_D 0xec09400f 213 #define MCFGPIO_PDDR_E 0xec094010 214 #define MCFGPIO_PDDR_F 0xec094011 215 #define MCFGPIO_PDDR_G 0xec094012 216 #define MCFGPIO_PDDR_H 0xec094013 217 #define MCFGPIO_PDDR_I 0xec094014 218 #define MCFGPIO_PDDR_J 0xec094015 219 #define MCFGPIO_PDDR_K 0xec094016 220 221 #define MCFGPIO_PPDSDR_A 0xec094018 222 #define MCFGPIO_PPDSDR_B 0xec094019 223 #define MCFGPIO_PPDSDR_C 0xec09401a 224 #define MCFGPIO_PPDSDR_D 0xec09401b 225 #define MCFGPIO_PPDSDR_E 0xec09401c 226 #define MCFGPIO_PPDSDR_F 0xec09401d 227 #define MCFGPIO_PPDSDR_G 0xec09401e 228 #define MCFGPIO_PPDSDR_H 0xec09401f 229 #define MCFGPIO_PPDSDR_I 0xec094020 230 #define MCFGPIO_PPDSDR_J 0xec094021 231 #define MCFGPIO_PPDSDR_K 0xec094022 232 233 #define MCFGPIO_PCLRR_A 0xec094024 234 #define MCFGPIO_PCLRR_B 0xec094025 235 #define MCFGPIO_PCLRR_C 0xec094026 236 #define MCFGPIO_PCLRR_D 0xec094027 237 #define MCFGPIO_PCLRR_E 0xec094028 238 #define MCFGPIO_PCLRR_F 0xec094029 239 #define MCFGPIO_PCLRR_G 0xec09402a 240 #define MCFGPIO_PCLRR_H 0xec09402b 241 #define MCFGPIO_PCLRR_I 0xec09402c 242 #define MCFGPIO_PCLRR_J 0xec09402d 243 #define MCFGPIO_PCLRR_K 0xec09402e 244 245 #define MCFGPIO_PAR_FBCTL 0xec094048 246 #define MCFGPIO_PAR_BE 0xec094049 247 #define MCFGPIO_PAR_CS 0xec09404a 248 #define MCFGPIO_PAR_CANI2C 0xec09404b 249 #define MCFGPIO_PAR_IRQ0H 0xec09404c 250 #define MCFGPIO_PAR_IRQ0L 0xec09404d 251 #define MCFGPIO_PAR_DSPIOWH 0xec09404e 252 #define MCFGPIO_PAR_DSPIOWL 0xec09404f 253 #define MCFGPIO_PAR_TIMER 0xec094050 254 #define MCFGPIO_PAR_UART2 0xec094051 255 #define MCFGPIO_PAR_UART1 0xec094052 256 #define MCFGPIO_PAR_UART0 0xec094053 257 #define MCFGPIO_PAR_SDHCH 0xec094054 258 #define MCFGPIO_PAR_SDHCL 0xec094055 259 #define MCFGPIO_PAR_SIMP0H 0xec094056 260 #define MCFGPIO_PAR_SIMP0L 0xec094057 261 #define MCFGPIO_PAR_SSI0H 0xec094058 262 #define MCFGPIO_PAR_SSI0L 0xec094059 263 #define MCFGPIO_PAR_DEBUGH1 0xec09405a 264 #define MCFGPIO_PAR_DEBUGH0 0xec09405b 265 #define MCFGPIO_PAR_DEBUGl 0xec09405c 266 #define MCFGPIO_PAR_FEC 0xec09405e 267 268 /* generalization for generic gpio support */ 269 #define MCFGPIO_PODR MCFGPIO_PODR_A 270 #define MCFGPIO_PDDR MCFGPIO_PDDR_A 271 #define MCFGPIO_PPDR MCFGPIO_PPDSDR_A 272 #define MCFGPIO_SETR MCFGPIO_PPDSDR_A 273 #define MCFGPIO_CLRR MCFGPIO_PCLRR_A 274 275 #define MCFGPIO_IRQ_MIN 17 276 #define MCFGPIO_IRQ_MAX 24 277 #define MCFGPIO_IRQ_VECBASE (MCFINT_VECBASE - MCFGPIO_IRQ_MIN) 278 #define MCFGPIO_PIN_MAX 87 279 280 #endif /* m5441xsim_h */ 281