1 /****************************************************************************/ 2 3 /* 4 * m527xsim.h -- ColdFire 5270/5271 System Integration Module support. 5 * 6 * (C) Copyright 2004, Greg Ungerer (gerg@snapgear.com) 7 */ 8 9 /****************************************************************************/ 10 #ifndef m527xsim_h 11 #define m527xsim_h 12 /****************************************************************************/ 13 14 #define CPU_NAME "COLDFIRE(m527x)" 15 #define CPU_INSTR_PER_JIFFY 3 16 17 18 /* 19 * Define the 5270/5271 SIM register set addresses. 20 */ 21 #define MCFICM_INTC0 0x0c00 /* Base for Interrupt Ctrl 0 */ 22 #define MCFICM_INTC1 0x0d00 /* Base for Interrupt Ctrl 1 */ 23 #define MCFINTC_IPRH 0x00 /* Interrupt pending 32-63 */ 24 #define MCFINTC_IPRL 0x04 /* Interrupt pending 1-31 */ 25 #define MCFINTC_IMRH 0x08 /* Interrupt mask 32-63 */ 26 #define MCFINTC_IMRL 0x0c /* Interrupt mask 1-31 */ 27 #define MCFINTC_INTFRCH 0x10 /* Interrupt force 32-63 */ 28 #define MCFINTC_INTFRCL 0x14 /* Interrupt force 1-31 */ 29 #define MCFINTC_IRLR 0x18 /* */ 30 #define MCFINTC_IACKL 0x19 /* */ 31 #define MCFINTC_ICR0 0x40 /* Base ICR register */ 32 33 #define MCFINT_VECBASE 64 /* Vector base number */ 34 #define MCFINT_UART0 13 /* Interrupt number for UART0 */ 35 #define MCFINT_UART1 14 /* Interrupt number for UART1 */ 36 #define MCFINT_UART2 15 /* Interrupt number for UART2 */ 37 #define MCFINT_QSPI 18 /* Interrupt number for QSPI */ 38 #define MCFINT_PIT1 36 /* Interrupt number for PIT1 */ 39 40 /* 41 * SDRAM configuration registers. 42 */ 43 #ifdef CONFIG_M5271 44 #define MCFSIM_DCR 0x40 /* SDRAM control */ 45 #define MCFSIM_DACR0 0x48 /* SDRAM base address 0 */ 46 #define MCFSIM_DMR0 0x4c /* SDRAM address mask 0 */ 47 #define MCFSIM_DACR1 0x50 /* SDRAM base address 1 */ 48 #define MCFSIM_DMR1 0x54 /* SDRAM address mask 1 */ 49 #endif 50 #ifdef CONFIG_M5275 51 #define MCFSIM_DMR 0x40 /* SDRAM mode */ 52 #define MCFSIM_DCR 0x44 /* SDRAM control */ 53 #define MCFSIM_DCFG1 0x48 /* SDRAM configuration 1 */ 54 #define MCFSIM_DCFG2 0x4c /* SDRAM configuration 2 */ 55 #define MCFSIM_DBAR0 0x50 /* SDRAM base address 0 */ 56 #define MCFSIM_DMR0 0x54 /* SDRAM address mask 0 */ 57 #define MCFSIM_DBAR1 0x58 /* SDRAM base address 1 */ 58 #define MCFSIM_DMR1 0x5c /* SDRAM address mask 1 */ 59 #endif 60 61 62 #ifdef CONFIG_M5271 63 #define MCFGPIO_PODR_ADDR (MCF_IPSBAR + 0x100000) 64 #define MCFGPIO_PODR_DATAH (MCF_IPSBAR + 0x100001) 65 #define MCFGPIO_PODR_DATAL (MCF_IPSBAR + 0x100002) 66 #define MCFGPIO_PODR_BUSCTL (MCF_IPSBAR + 0x100003) 67 #define MCFGPIO_PODR_BS (MCF_IPSBAR + 0x100004) 68 #define MCFGPIO_PODR_CS (MCF_IPSBAR + 0x100005) 69 #define MCFGPIO_PODR_SDRAM (MCF_IPSBAR + 0x100006) 70 #define MCFGPIO_PODR_FECI2C (MCF_IPSBAR + 0x100007) 71 #define MCFGPIO_PODR_UARTH (MCF_IPSBAR + 0x100008) 72 #define MCFGPIO_PODR_UARTL (MCF_IPSBAR + 0x100009) 73 #define MCFGPIO_PODR_QSPI (MCF_IPSBAR + 0x10000A) 74 #define MCFGPIO_PODR_TIMER (MCF_IPSBAR + 0x10000B) 75 76 #define MCFGPIO_PDDR_ADDR (MCF_IPSBAR + 0x100010) 77 #define MCFGPIO_PDDR_DATAH (MCF_IPSBAR + 0x100011) 78 #define MCFGPIO_PDDR_DATAL (MCF_IPSBAR + 0x100012) 79 #define MCFGPIO_PDDR_BUSCTL (MCF_IPSBAR + 0x100013) 80 #define MCFGPIO_PDDR_BS (MCF_IPSBAR + 0x100014) 81 #define MCFGPIO_PDDR_CS (MCF_IPSBAR + 0x100015) 82 #define MCFGPIO_PDDR_SDRAM (MCF_IPSBAR + 0x100016) 83 #define MCFGPIO_PDDR_FECI2C (MCF_IPSBAR + 0x100017) 84 #define MCFGPIO_PDDR_UARTH (MCF_IPSBAR + 0x100018) 85 #define MCFGPIO_PDDR_UARTL (MCF_IPSBAR + 0x100019) 86 #define MCFGPIO_PDDR_QSPI (MCF_IPSBAR + 0x10001A) 87 #define MCFGPIO_PDDR_TIMER (MCF_IPSBAR + 0x10001B) 88 89 #define MCFGPIO_PPDSDR_ADDR (MCF_IPSBAR + 0x100020) 90 #define MCFGPIO_PPDSDR_DATAH (MCF_IPSBAR + 0x100021) 91 #define MCFGPIO_PPDSDR_DATAL (MCF_IPSBAR + 0x100022) 92 #define MCFGPIO_PPDSDR_BUSCTL (MCF_IPSBAR + 0x100023) 93 #define MCFGPIO_PPDSDR_BS (MCF_IPSBAR + 0x100024) 94 #define MCFGPIO_PPDSDR_CS (MCF_IPSBAR + 0x100025) 95 #define MCFGPIO_PPDSDR_SDRAM (MCF_IPSBAR + 0x100026) 96 #define MCFGPIO_PPDSDR_FECI2C (MCF_IPSBAR + 0x100027) 97 #define MCFGPIO_PPDSDR_UARTH (MCF_IPSBAR + 0x100028) 98 #define MCFGPIO_PPDSDR_UARTL (MCF_IPSBAR + 0x100029) 99 #define MCFGPIO_PPDSDR_QSPI (MCF_IPSBAR + 0x10002A) 100 #define MCFGPIO_PPDSDR_TIMER (MCF_IPSBAR + 0x10002B) 101 102 #define MCFGPIO_PCLRR_ADDR (MCF_IPSBAR + 0x100030) 103 #define MCFGPIO_PCLRR_DATAH (MCF_IPSBAR + 0x100031) 104 #define MCFGPIO_PCLRR_DATAL (MCF_IPSBAR + 0x100032) 105 #define MCFGPIO_PCLRR_BUSCTL (MCF_IPSBAR + 0x100033) 106 #define MCFGPIO_PCLRR_BS (MCF_IPSBAR + 0x100034) 107 #define MCFGPIO_PCLRR_CS (MCF_IPSBAR + 0x100035) 108 #define MCFGPIO_PCLRR_SDRAM (MCF_IPSBAR + 0x100036) 109 #define MCFGPIO_PCLRR_FECI2C (MCF_IPSBAR + 0x100037) 110 #define MCFGPIO_PCLRR_UARTH (MCF_IPSBAR + 0x100038) 111 #define MCFGPIO_PCLRR_UARTL (MCF_IPSBAR + 0x100039) 112 #define MCFGPIO_PCLRR_QSPI (MCF_IPSBAR + 0x10003A) 113 #define MCFGPIO_PCLRR_TIMER (MCF_IPSBAR + 0x10003B) 114 115 /* 116 * Generic GPIO support 117 */ 118 #define MCFGPIO_PODR MCFGPIO_PODR_ADDR 119 #define MCFGPIO_PDDR MCFGPIO_PDDR_ADDR 120 #define MCFGPIO_PPDR MCFGPIO_PPDSDR_ADDR 121 #define MCFGPIO_SETR MCFGPIO_PPDSDR_ADDR 122 #define MCFGPIO_CLRR MCFGPIO_PCLRR_ADDR 123 124 #define MCFGPIO_PIN_MAX 100 125 #define MCFGPIO_IRQ_MAX 8 126 #define MCFGPIO_IRQ_VECBASE MCFINT_VECBASE 127 128 #define MCFGPIO_PAR_QSPI (MCF_IPSBAR + 0x10004A) 129 #define MCFGPIO_PAR_TIMER (MCF_IPSBAR + 0x10004C) 130 #endif 131 132 #ifdef CONFIG_M5275 133 #define MCFGPIO_PODR_BUSCTL (MCF_IPSBAR + 0x100004) 134 #define MCFGPIO_PODR_ADDR (MCF_IPSBAR + 0x100005) 135 #define MCFGPIO_PODR_CS (MCF_IPSBAR + 0x100008) 136 #define MCFGPIO_PODR_FEC0H (MCF_IPSBAR + 0x10000A) 137 #define MCFGPIO_PODR_FEC0L (MCF_IPSBAR + 0x10000B) 138 #define MCFGPIO_PODR_FECI2C (MCF_IPSBAR + 0x10000C) 139 #define MCFGPIO_PODR_QSPI (MCF_IPSBAR + 0x10000D) 140 #define MCFGPIO_PODR_SDRAM (MCF_IPSBAR + 0x10000E) 141 #define MCFGPIO_PODR_TIMERH (MCF_IPSBAR + 0x10000F) 142 #define MCFGPIO_PODR_TIMERL (MCF_IPSBAR + 0x100010) 143 #define MCFGPIO_PODR_UARTL (MCF_IPSBAR + 0x100011) 144 #define MCFGPIO_PODR_FEC1H (MCF_IPSBAR + 0x100012) 145 #define MCFGPIO_PODR_FEC1L (MCF_IPSBAR + 0x100013) 146 #define MCFGPIO_PODR_BS (MCF_IPSBAR + 0x100014) 147 #define MCFGPIO_PODR_IRQ (MCF_IPSBAR + 0x100015) 148 #define MCFGPIO_PODR_USBH (MCF_IPSBAR + 0x100016) 149 #define MCFGPIO_PODR_USBL (MCF_IPSBAR + 0x100017) 150 #define MCFGPIO_PODR_UARTH (MCF_IPSBAR + 0x100018) 151 152 #define MCFGPIO_PDDR_BUSCTL (MCF_IPSBAR + 0x100020) 153 #define MCFGPIO_PDDR_ADDR (MCF_IPSBAR + 0x100021) 154 #define MCFGPIO_PDDR_CS (MCF_IPSBAR + 0x100024) 155 #define MCFGPIO_PDDR_FEC0H (MCF_IPSBAR + 0x100026) 156 #define MCFGPIO_PDDR_FEC0L (MCF_IPSBAR + 0x100027) 157 #define MCFGPIO_PDDR_FECI2C (MCF_IPSBAR + 0x100028) 158 #define MCFGPIO_PDDR_QSPI (MCF_IPSBAR + 0x100029) 159 #define MCFGPIO_PDDR_SDRAM (MCF_IPSBAR + 0x10002A) 160 #define MCFGPIO_PDDR_TIMERH (MCF_IPSBAR + 0x10002B) 161 #define MCFGPIO_PDDR_TIMERL (MCF_IPSBAR + 0x10002C) 162 #define MCFGPIO_PDDR_UARTL (MCF_IPSBAR + 0x10002D) 163 #define MCFGPIO_PDDR_FEC1H (MCF_IPSBAR + 0x10002E) 164 #define MCFGPIO_PDDR_FEC1L (MCF_IPSBAR + 0x10002F) 165 #define MCFGPIO_PDDR_BS (MCF_IPSBAR + 0x100030) 166 #define MCFGPIO_PDDR_IRQ (MCF_IPSBAR + 0x100031) 167 #define MCFGPIO_PDDR_USBH (MCF_IPSBAR + 0x100032) 168 #define MCFGPIO_PDDR_USBL (MCF_IPSBAR + 0x100033) 169 #define MCFGPIO_PDDR_UARTH (MCF_IPSBAR + 0x100034) 170 171 #define MCFGPIO_PPDSDR_BUSCTL (MCF_IPSBAR + 0x10003C) 172 #define MCFGPIO_PPDSDR_ADDR (MCF_IPSBAR + 0x10003D) 173 #define MCFGPIO_PPDSDR_CS (MCF_IPSBAR + 0x100040) 174 #define MCFGPIO_PPDSDR_FEC0H (MCF_IPSBAR + 0x100042) 175 #define MCFGPIO_PPDSDR_FEC0L (MCF_IPSBAR + 0x100043) 176 #define MCFGPIO_PPDSDR_FECI2C (MCF_IPSBAR + 0x100044) 177 #define MCFGPIO_PPDSDR_QSPI (MCF_IPSBAR + 0x100045) 178 #define MCFGPIO_PPDSDR_SDRAM (MCF_IPSBAR + 0x100046) 179 #define MCFGPIO_PPDSDR_TIMERH (MCF_IPSBAR + 0x100047) 180 #define MCFGPIO_PPDSDR_TIMERL (MCF_IPSBAR + 0x100048) 181 #define MCFGPIO_PPDSDR_UARTL (MCF_IPSBAR + 0x100049) 182 #define MCFGPIO_PPDSDR_FEC1H (MCF_IPSBAR + 0x10004A) 183 #define MCFGPIO_PPDSDR_FEC1L (MCF_IPSBAR + 0x10004B) 184 #define MCFGPIO_PPDSDR_BS (MCF_IPSBAR + 0x10004C) 185 #define MCFGPIO_PPDSDR_IRQ (MCF_IPSBAR + 0x10004D) 186 #define MCFGPIO_PPDSDR_USBH (MCF_IPSBAR + 0x10004E) 187 #define MCFGPIO_PPDSDR_USBL (MCF_IPSBAR + 0x10004F) 188 #define MCFGPIO_PPDSDR_UARTH (MCF_IPSBAR + 0x100050) 189 190 #define MCFGPIO_PCLRR_BUSCTL (MCF_IPSBAR + 0x100058) 191 #define MCFGPIO_PCLRR_ADDR (MCF_IPSBAR + 0x100059) 192 #define MCFGPIO_PCLRR_CS (MCF_IPSBAR + 0x10005C) 193 #define MCFGPIO_PCLRR_FEC0H (MCF_IPSBAR + 0x10005E) 194 #define MCFGPIO_PCLRR_FEC0L (MCF_IPSBAR + 0x10005F) 195 #define MCFGPIO_PCLRR_FECI2C (MCF_IPSBAR + 0x100060) 196 #define MCFGPIO_PCLRR_QSPI (MCF_IPSBAR + 0x100061) 197 #define MCFGPIO_PCLRR_SDRAM (MCF_IPSBAR + 0x100062) 198 #define MCFGPIO_PCLRR_TIMERH (MCF_IPSBAR + 0x100063) 199 #define MCFGPIO_PCLRR_TIMERL (MCF_IPSBAR + 0x100064) 200 #define MCFGPIO_PCLRR_UARTL (MCF_IPSBAR + 0x100065) 201 #define MCFGPIO_PCLRR_FEC1H (MCF_IPSBAR + 0x100066) 202 #define MCFGPIO_PCLRR_FEC1L (MCF_IPSBAR + 0x100067) 203 #define MCFGPIO_PCLRR_BS (MCF_IPSBAR + 0x100068) 204 #define MCFGPIO_PCLRR_IRQ (MCF_IPSBAR + 0x100069) 205 #define MCFGPIO_PCLRR_USBH (MCF_IPSBAR + 0x10006A) 206 #define MCFGPIO_PCLRR_USBL (MCF_IPSBAR + 0x10006B) 207 #define MCFGPIO_PCLRR_UARTH (MCF_IPSBAR + 0x10006C) 208 209 210 /* 211 * Generic GPIO support 212 */ 213 #define MCFGPIO_PODR MCFGPIO_PODR_BUSCTL 214 #define MCFGPIO_PDDR MCFGPIO_PDDR_BUSCTL 215 #define MCFGPIO_PPDR MCFGPIO_PPDSDR_BUSCTL 216 #define MCFGPIO_SETR MCFGPIO_PPDSDR_BUSCTL 217 #define MCFGPIO_CLRR MCFGPIO_PCLRR_BUSCTL 218 219 #define MCFGPIO_PIN_MAX 148 220 #define MCFGPIO_IRQ_MAX 8 221 #define MCFGPIO_IRQ_VECBASE MCFINT_VECBASE 222 223 #define MCFGPIO_PAR_QSPI (MCF_IPSBAR + 0x10007E) 224 #endif 225 226 /* 227 * EPort 228 */ 229 230 #define MCFEPORT_EPDDR (MCF_IPSBAR + 0x130002) 231 #define MCFEPORT_EPDR (MCF_IPSBAR + 0x130004) 232 #define MCFEPORT_EPPDR (MCF_IPSBAR + 0x130005) 233 234 235 236 /* 237 * GPIO pins setups to enable the UARTs. 238 */ 239 #ifdef CONFIG_M5271 240 #define MCF_GPIO_PAR_UART 0x100048 /* PAR UART address */ 241 #define UART0_ENABLE_MASK 0x000f 242 #define UART1_ENABLE_MASK 0x0ff0 243 #define UART2_ENABLE_MASK 0x3000 244 #endif 245 #ifdef CONFIG_M5275 246 #define MCF_GPIO_PAR_UART 0x10007c /* PAR UART address */ 247 #define UART0_ENABLE_MASK 0x000f 248 #define UART1_ENABLE_MASK 0x00f0 249 #define UART2_ENABLE_MASK 0x3f00 250 #endif 251 252 /* 253 * Reset Controll Unit (relative to IPSBAR). 254 */ 255 #define MCF_RCR 0x110000 256 #define MCF_RSR 0x110001 257 258 #define MCF_RCR_SWRESET 0x80 /* Software reset bit */ 259 #define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */ 260 261 /****************************************************************************/ 262 #endif /* m527xsim_h */ 263