1*9285e61aSKonrad Dybcio# SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) 2*9285e61aSKonrad Dybcio%YAML 1.2 3*9285e61aSKonrad Dybcio--- 4*9285e61aSKonrad Dybcio$id: http://devicetree.org/schemas/clock/qcom,sm6375-dispcc.yaml# 5*9285e61aSKonrad Dybcio$schema: http://devicetree.org/meta-schemas/core.yaml# 6*9285e61aSKonrad Dybcio 7*9285e61aSKonrad Dybciotitle: Qualcomm Display Clock & Reset Controller on SM6375 8*9285e61aSKonrad Dybcio 9*9285e61aSKonrad Dybciomaintainers: 10*9285e61aSKonrad Dybcio - Konrad Dybcio <konrad.dybcio@linaro.org> 11*9285e61aSKonrad Dybcio 12*9285e61aSKonrad Dybciodescription: | 13*9285e61aSKonrad Dybcio Qualcomm display clock control module provides the clocks, resets and power 14*9285e61aSKonrad Dybcio domains on SM6375. 15*9285e61aSKonrad Dybcio 16*9285e61aSKonrad Dybcio See also:: include/dt-bindings/clock/qcom,dispcc-sm6375.h 17*9285e61aSKonrad Dybcio 18*9285e61aSKonrad DybcioallOf: 19*9285e61aSKonrad Dybcio - $ref: qcom,gcc.yaml# 20*9285e61aSKonrad Dybcio 21*9285e61aSKonrad Dybcioproperties: 22*9285e61aSKonrad Dybcio compatible: 23*9285e61aSKonrad Dybcio const: qcom,sm6375-dispcc 24*9285e61aSKonrad Dybcio 25*9285e61aSKonrad Dybcio clocks: 26*9285e61aSKonrad Dybcio items: 27*9285e61aSKonrad Dybcio - description: Board XO source 28*9285e61aSKonrad Dybcio - description: GPLL0 source from GCC 29*9285e61aSKonrad Dybcio - description: Byte clock from DSI PHY 30*9285e61aSKonrad Dybcio - description: Pixel clock from DSI PHY 31*9285e61aSKonrad Dybcio 32*9285e61aSKonrad Dybciorequired: 33*9285e61aSKonrad Dybcio - compatible 34*9285e61aSKonrad Dybcio - clocks 35*9285e61aSKonrad Dybcio 36*9285e61aSKonrad DybciounevaluatedProperties: false 37*9285e61aSKonrad Dybcio 38*9285e61aSKonrad Dybcioexamples: 39*9285e61aSKonrad Dybcio - | 40*9285e61aSKonrad Dybcio #include <dt-bindings/clock/qcom,sm6375-gcc.h> 41*9285e61aSKonrad Dybcio #include <dt-bindings/clock/qcom,rpmh.h> 42*9285e61aSKonrad Dybcio 43*9285e61aSKonrad Dybcio clock-controller@5f00000 { 44*9285e61aSKonrad Dybcio compatible = "qcom,sm6375-dispcc"; 45*9285e61aSKonrad Dybcio reg = <0x05f00000 0x20000>; 46*9285e61aSKonrad Dybcio clocks = <&rpmhcc RPMH_CXO_CLK>, 47*9285e61aSKonrad Dybcio <&gcc GCC_DISP_GPLL0_CLK_SRC>, 48*9285e61aSKonrad Dybcio <&dsi_phy 0>, 49*9285e61aSKonrad Dybcio <&dsi_phy 1>; 50*9285e61aSKonrad Dybcio #clock-cells = <1>; 51*9285e61aSKonrad Dybcio #reset-cells = <1>; 52*9285e61aSKonrad Dybcio #power-domain-cells = <1>; 53*9285e61aSKonrad Dybcio }; 54*9285e61aSKonrad Dybcio... 55