1*e629bf40SAngeloGioacchino Del Regno# SPDX-License-Identifier: (GPL-2.0 OR BSD-2-Clause)
2*e629bf40SAngeloGioacchino Del Regno%YAML 1.2
3*e629bf40SAngeloGioacchino Del Regno---
4*e629bf40SAngeloGioacchino Del Regno$id: http://devicetree.org/schemas/clock/mediatek,mt6795-sys-clock.yaml#
5*e629bf40SAngeloGioacchino Del Regno$schema: http://devicetree.org/meta-schemas/core.yaml#
6*e629bf40SAngeloGioacchino Del Regno
7*e629bf40SAngeloGioacchino Del Regnotitle: MediaTek System Clock Controller for MT6795
8*e629bf40SAngeloGioacchino Del Regno
9*e629bf40SAngeloGioacchino Del Regnomaintainers:
10*e629bf40SAngeloGioacchino Del Regno  - AngeloGioacchino Del Regno <angelogioacchino.delregno@collabora.com>
11*e629bf40SAngeloGioacchino Del Regno  - Chun-Jie Chen <chun-jie.chen@mediatek.com>
12*e629bf40SAngeloGioacchino Del Regno
13*e629bf40SAngeloGioacchino Del Regnodescription:
14*e629bf40SAngeloGioacchino Del Regno  The Mediatek system clock controller provides various clocks and system
15*e629bf40SAngeloGioacchino Del Regno  configuration like reset and bus protection on MT6795.
16*e629bf40SAngeloGioacchino Del Regno
17*e629bf40SAngeloGioacchino Del Regnoproperties:
18*e629bf40SAngeloGioacchino Del Regno  compatible:
19*e629bf40SAngeloGioacchino Del Regno    items:
20*e629bf40SAngeloGioacchino Del Regno      - enum:
21*e629bf40SAngeloGioacchino Del Regno          - mediatek,mt6795-apmixedsys
22*e629bf40SAngeloGioacchino Del Regno          - mediatek,mt6795-infracfg
23*e629bf40SAngeloGioacchino Del Regno          - mediatek,mt6795-pericfg
24*e629bf40SAngeloGioacchino Del Regno          - mediatek,mt6795-topckgen
25*e629bf40SAngeloGioacchino Del Regno      - const: syscon
26*e629bf40SAngeloGioacchino Del Regno
27*e629bf40SAngeloGioacchino Del Regno  reg:
28*e629bf40SAngeloGioacchino Del Regno    maxItems: 1
29*e629bf40SAngeloGioacchino Del Regno
30*e629bf40SAngeloGioacchino Del Regno  '#clock-cells':
31*e629bf40SAngeloGioacchino Del Regno    const: 1
32*e629bf40SAngeloGioacchino Del Regno
33*e629bf40SAngeloGioacchino Del Regno  '#reset-cells':
34*e629bf40SAngeloGioacchino Del Regno    const: 1
35*e629bf40SAngeloGioacchino Del Regno
36*e629bf40SAngeloGioacchino Del Regnorequired:
37*e629bf40SAngeloGioacchino Del Regno  - compatible
38*e629bf40SAngeloGioacchino Del Regno  - reg
39*e629bf40SAngeloGioacchino Del Regno  - '#clock-cells'
40*e629bf40SAngeloGioacchino Del Regno
41*e629bf40SAngeloGioacchino Del RegnoadditionalProperties: false
42*e629bf40SAngeloGioacchino Del Regno
43*e629bf40SAngeloGioacchino Del Regnoexamples:
44*e629bf40SAngeloGioacchino Del Regno  - |
45*e629bf40SAngeloGioacchino Del Regno    soc {
46*e629bf40SAngeloGioacchino Del Regno        #address-cells = <2>;
47*e629bf40SAngeloGioacchino Del Regno        #size-cells = <2>;
48*e629bf40SAngeloGioacchino Del Regno
49*e629bf40SAngeloGioacchino Del Regno        topckgen: clock-controller@10000000 {
50*e629bf40SAngeloGioacchino Del Regno            compatible = "mediatek,mt6795-topckgen", "syscon";
51*e629bf40SAngeloGioacchino Del Regno            reg = <0 0x10000000 0 0x1000>;
52*e629bf40SAngeloGioacchino Del Regno            #clock-cells = <1>;
53*e629bf40SAngeloGioacchino Del Regno        };
54*e629bf40SAngeloGioacchino Del Regno    };
55