12f41cd9bSWeiyi LuMediatek IPU controller 22f41cd9bSWeiyi Lu============================ 32f41cd9bSWeiyi Lu 42f41cd9bSWeiyi LuThe Mediatek ipu controller provides various clocks to the system. 52f41cd9bSWeiyi Lu 62f41cd9bSWeiyi LuRequired Properties: 72f41cd9bSWeiyi Lu 82f41cd9bSWeiyi Lu- compatible: Should be one of: 92f41cd9bSWeiyi Lu - "mediatek,mt8183-ipu_conn", "syscon" 102f41cd9bSWeiyi Lu - "mediatek,mt8183-ipu_adl", "syscon" 112f41cd9bSWeiyi Lu - "mediatek,mt8183-ipu_core0", "syscon" 122f41cd9bSWeiyi Lu - "mediatek,mt8183-ipu_core1", "syscon" 132f41cd9bSWeiyi Lu- #clock-cells: Must be 1 142f41cd9bSWeiyi Lu 152f41cd9bSWeiyi LuThe ipu controller uses the common clk binding from 162f41cd9bSWeiyi LuDocumentation/devicetree/bindings/clock/clock-bindings.txt 172f41cd9bSWeiyi LuThe available clocks are defined in dt-bindings/clock/mt*-clk.h. 182f41cd9bSWeiyi Lu 192f41cd9bSWeiyi LuExample: 202f41cd9bSWeiyi Lu 212f41cd9bSWeiyi Luipu_conn: syscon@19000000 { 222f41cd9bSWeiyi Lu compatible = "mediatek,mt8183-ipu_conn", "syscon"; 232f41cd9bSWeiyi Lu reg = <0 0x19000000 0 0x1000>; 242f41cd9bSWeiyi Lu #clock-cells = <1>; 252f41cd9bSWeiyi Lu}; 262f41cd9bSWeiyi Lu 272f41cd9bSWeiyi Luipu_adl: syscon@19010000 { 282f41cd9bSWeiyi Lu compatible = "mediatek,mt8183-ipu_adl", "syscon"; 292f41cd9bSWeiyi Lu reg = <0 0x19010000 0 0x1000>; 302f41cd9bSWeiyi Lu #clock-cells = <1>; 312f41cd9bSWeiyi Lu}; 322f41cd9bSWeiyi Lu 332f41cd9bSWeiyi Luipu_core0: syscon@19180000 { 342f41cd9bSWeiyi Lu compatible = "mediatek,mt8183-ipu_core0", "syscon"; 352f41cd9bSWeiyi Lu reg = <0 0x19180000 0 0x1000>; 362f41cd9bSWeiyi Lu #clock-cells = <1>; 372f41cd9bSWeiyi Lu}; 382f41cd9bSWeiyi Lu 392f41cd9bSWeiyi Luipu_core1: syscon@19280000 { 402f41cd9bSWeiyi Lu compatible = "mediatek,mt8183-ipu_core1", "syscon"; 412f41cd9bSWeiyi Lu reg = <0 0x19280000 0 0x1000>; 422f41cd9bSWeiyi Lu #clock-cells = <1>; 432f41cd9bSWeiyi Lu}; 44