1*83d290c5STom Rini /* SPDX-License-Identifier: GPL-2.0+ */ 2dd02936fSMingkai Hu /* 3dd02936fSMingkai Hu * Copyright 2016 Freescale Semiconductor 4dd02936fSMingkai Hu */ 5dd02936fSMingkai Hu 6dd02936fSMingkai Hu #ifndef __CPLD_H__ 7dd02936fSMingkai Hu #define __CPLD_H__ 8dd02936fSMingkai Hu 9dd02936fSMingkai Hu /* 10dd02936fSMingkai Hu * CPLD register set of LS1046ARDB board-specific. 11dd02936fSMingkai Hu * CPLD Revision: V2.1 12dd02936fSMingkai Hu */ 13dd02936fSMingkai Hu struct cpld_data { 14dd02936fSMingkai Hu u8 cpld_ver; /* 0x0 - CPLD Major Revision Register */ 15dd02936fSMingkai Hu u8 cpld_ver_sub; /* 0x1 - CPLD Minor Revision Register */ 16dd02936fSMingkai Hu u8 pcba_ver; /* 0x2 - PCBA Revision Register */ 17dd02936fSMingkai Hu u8 system_rst; /* 0x3 - system reset register */ 18dd02936fSMingkai Hu u8 soft_mux_on; /* 0x4 - Switch Control Enable Register */ 19dd02936fSMingkai Hu u8 cfg_rcw_src1; /* 0x5 - RCW Source Location POR Regsiter 1 */ 20dd02936fSMingkai Hu u8 cfg_rcw_src2; /* 0x6 - RCW Source Location POR Regsiter 2 */ 21dd02936fSMingkai Hu u8 vbank; /* 0x7 - QSPI Flash Bank Setting Register */ 22dd02936fSMingkai Hu u8 sysclk_sel; /* 0x8 - System clock POR Register */ 23dd02936fSMingkai Hu u8 uart_sel; /* 0x9 - UART1 Connection Control Register */ 24dd02936fSMingkai Hu u8 sd1refclk_sel; /* 0xA - */ 25dd02936fSMingkai Hu u8 rgmii_1588_sel; /* 0xB - */ 26dd02936fSMingkai Hu u8 reg_1588_clk_sel; /* 0xC - */ 27dd02936fSMingkai Hu u8 status_led; /* 0xD - */ 28dd02936fSMingkai Hu u8 global_rst; /* 0xE - */ 29dd02936fSMingkai Hu u8 sd_emmc; /* 0xF - SD/EMMC Interface Control Regsiter */ 30dd02936fSMingkai Hu u8 vdd_en; /* 0x10 - VDD Voltage Control Enable Register */ 31dd02936fSMingkai Hu u8 vdd_sel; /* 0x11 - VDD Voltage Control Register */ 32dd02936fSMingkai Hu }; 33dd02936fSMingkai Hu 34dd02936fSMingkai Hu u8 cpld_read(unsigned int reg); 35dd02936fSMingkai Hu void cpld_write(unsigned int reg, u8 value); 36dd02936fSMingkai Hu void cpld_rev_bit(unsigned char *value); 376424577bSHou Zhiqiang void cpld_select_core_volt(bool en_0v9); 38dd02936fSMingkai Hu 39dd02936fSMingkai Hu #define CPLD_READ(reg) cpld_read(offsetof(struct cpld_data, reg)) 40dd02936fSMingkai Hu #define CPLD_WRITE(reg, value) \ 41dd02936fSMingkai Hu cpld_write(offsetof(struct cpld_data, reg), value) 42dd02936fSMingkai Hu 43dd02936fSMingkai Hu /* CPLD on IFC */ 44dd02936fSMingkai Hu #define CPLD_SW_MUX_BANK_SEL 0x40 45dd02936fSMingkai Hu #define CPLD_BANK_SEL_MASK 0x07 46dd02936fSMingkai Hu #define CPLD_BANK_SEL_ALTBANK 0x04 47dd02936fSMingkai Hu #define CPLD_CFG_RCW_SRC_QSPI 0x044 48dd02936fSMingkai Hu #define CPLD_CFG_RCW_SRC_SD 0x040 49dd02936fSMingkai Hu #endif 50