1*819833afSPeter Tyser #ifndef _ASM_CPU_SH7203_H_ 2*819833afSPeter Tyser #define _ASM_CPU_SH7203_H_ 3*819833afSPeter Tyser 4*819833afSPeter Tyser /* Cache */ 5*819833afSPeter Tyser #define CCR1 0xFFFC1000 6*819833afSPeter Tyser #define CCR CCR1 7*819833afSPeter Tyser 8*819833afSPeter Tyser /* PFC */ 9*819833afSPeter Tyser #define PACR 0xA4050100 10*819833afSPeter Tyser #define PBCR 0xA4050102 11*819833afSPeter Tyser #define PCCR 0xA4050104 12*819833afSPeter Tyser #define PETCR 0xA4050106 13*819833afSPeter Tyser 14*819833afSPeter Tyser /* Port Data Registers */ 15*819833afSPeter Tyser #define PADR 0xA4050120 16*819833afSPeter Tyser #define PBDR 0xA4050122 17*819833afSPeter Tyser #define PCDR 0xA4050124 18*819833afSPeter Tyser 19*819833afSPeter Tyser /* BSC */ 20*819833afSPeter Tyser 21*819833afSPeter Tyser /* SDRAM controller */ 22*819833afSPeter Tyser 23*819833afSPeter Tyser /* SCIF */ 24*819833afSPeter Tyser #define SCSMR_0 0xFFFE8000 25*819833afSPeter Tyser #define SCIF0_BASE SCSMR_0 26*819833afSPeter Tyser 27*819833afSPeter Tyser /* Timer(CMT) */ 28*819833afSPeter Tyser #define CMSTR 0xFFFEC000 29*819833afSPeter Tyser #define CMCSR_0 0xFFFEC002 30*819833afSPeter Tyser #define CMCNT_0 0xFFFEC004 31*819833afSPeter Tyser #define CMCOR_0 0xFFFEC006 32*819833afSPeter Tyser #define CMCSR_1 0xFFFEC008 33*819833afSPeter Tyser #define CMCNT_1 0xFFFEC00A 34*819833afSPeter Tyser #define CMCOR_1 0xFFFEC00C 35*819833afSPeter Tyser 36*819833afSPeter Tyser /* On chip oscillator circuits */ 37*819833afSPeter Tyser #define FRQCR 0xA415FF80 38*819833afSPeter Tyser #define WTCNT 0xA415FF84 39*819833afSPeter Tyser #define WTCSR 0xA415FF86 40*819833afSPeter Tyser 41*819833afSPeter Tyser #endif /* _ASM_CPU_SH7203_H_ */ 42