1c72f4d4cSMasahiro Yamada /* 2c72f4d4cSMasahiro Yamada * Copyright (C) 2016 Socionext Inc. 3c72f4d4cSMasahiro Yamada * 4c72f4d4cSMasahiro Yamada * SPDX-License-Identifier: GPL-2.0+ 5c72f4d4cSMasahiro Yamada */ 6c72f4d4cSMasahiro Yamada 7546197b9SMasahiro Yamada #include <linux/delay.h> 8c72f4d4cSMasahiro Yamada #include <linux/io.h> 9c72f4d4cSMasahiro Yamada 10c72f4d4cSMasahiro Yamada #include "../init.h" 11c72f4d4cSMasahiro Yamada #include "../sc64-regs.h" 12c72f4d4cSMasahiro Yamada #include "pll.h" 13c72f4d4cSMasahiro Yamada 14*a55957b9SMasahiro Yamada /* PLL type: SSC */ 15*a55957b9SMasahiro Yamada #define SC_CPLLCTRL (SC_BASE_ADDR | 0x1400) /* CPU/ARM */ 16*a55957b9SMasahiro Yamada #define SC_SPLLCTRL (SC_BASE_ADDR | 0x1410) /* misc */ 17*a55957b9SMasahiro Yamada #define SC_MPLLCTRL (SC_BASE_ADDR | 0x1430) /* DSP */ 18*a55957b9SMasahiro Yamada #define SC_VSPLLCTRL (SC_BASE_ADDR | 0x1440) /* Video codec, VPE etc. */ 19*a55957b9SMasahiro Yamada #define SC_DPLLCTRL (SC_BASE_ADDR | 0x1460) /* DDR memory */ 20*a55957b9SMasahiro Yamada 21*a55957b9SMasahiro Yamada /* PLL type: VPLL27 */ 22*a55957b9SMasahiro Yamada #define SC_VPLL27FCTRL (SC_BASE_ADDR | 0x1500) 23*a55957b9SMasahiro Yamada #define SC_VPLL27ACTRL (SC_BASE_ADDR | 0x1520) 24*a55957b9SMasahiro Yamada 25c72f4d4cSMasahiro Yamada void uniphier_ld11_pll_init(void) 26c72f4d4cSMasahiro Yamada { 27c72f4d4cSMasahiro Yamada uniphier_ld20_sscpll_init(SC_CPLLCTRL, 1960, 1, 2); /* 2000MHz -> 1960MHz */ 28c72f4d4cSMasahiro Yamada /* do nothing for SPLL */ 29c72f4d4cSMasahiro Yamada uniphier_ld20_sscpll_init(SC_MPLLCTRL, 1600, 1, 2); /* 1500MHz -> 1600MHz */ 30c72f4d4cSMasahiro Yamada uniphier_ld20_sscpll_init(SC_VSPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 2); 31c72f4d4cSMasahiro Yamada 32bc647958SMasahiro Yamada uniphier_ld20_sscpll_set_regi(SC_MPLLCTRL, 5); 33bc647958SMasahiro Yamada 34c72f4d4cSMasahiro Yamada mdelay(1); 35c72f4d4cSMasahiro Yamada 36c72f4d4cSMasahiro Yamada uniphier_ld20_sscpll_ssc_en(SC_CPLLCTRL); 37c72f4d4cSMasahiro Yamada uniphier_ld20_sscpll_ssc_en(SC_MPLLCTRL); 38c72f4d4cSMasahiro Yamada uniphier_ld20_sscpll_ssc_en(SC_VSPLLCTRL); 396c22742dSMasahiro Yamada uniphier_ld20_sscpll_ssc_en(SC_DPLLCTRL); 40c72f4d4cSMasahiro Yamada 41c72f4d4cSMasahiro Yamada uniphier_ld20_vpll27_init(SC_VPLL27FCTRL); 42c72f4d4cSMasahiro Yamada uniphier_ld20_vpll27_init(SC_VPLL27ACTRL); 43c72f4d4cSMasahiro Yamada 44c72f4d4cSMasahiro Yamada writel(0, SC_CA53_GEARSET); /* Gear0: CPLL/2 */ 45c72f4d4cSMasahiro Yamada writel(SC_CA_GEARUPD, SC_CA53_GEARUPD); 46c72f4d4cSMasahiro Yamada } 47