1*83d290c5STom Rini /* SPDX-License-Identifier: GPL-2.0+ */ 29246d9e5SKever Yang /* 39246d9e5SKever Yang * Copyright (c) 2017 Rockchip Electronics Co., Ltd 49246d9e5SKever Yang */ 59246d9e5SKever Yang 69246d9e5SKever Yang #ifndef _ASM_ARCH_CRU_RK3128_H 79246d9e5SKever Yang #define _ASM_ARCH_CRU_RK3128_H 89246d9e5SKever Yang 99246d9e5SKever Yang #include <common.h> 109246d9e5SKever Yang 119246d9e5SKever Yang #define MHz 1000000 129246d9e5SKever Yang #define OSC_HZ (24 * MHz) 139246d9e5SKever Yang 149246d9e5SKever Yang #define APLL_HZ (600 * MHz) 159246d9e5SKever Yang #define GPLL_HZ (594 * MHz) 169246d9e5SKever Yang 179246d9e5SKever Yang #define CORE_PERI_HZ 150000000 189246d9e5SKever Yang #define CORE_ACLK_HZ 300000000 199246d9e5SKever Yang 209246d9e5SKever Yang #define BUS_ACLK_HZ 148500000 219246d9e5SKever Yang #define BUS_HCLK_HZ 148500000 229246d9e5SKever Yang #define BUS_PCLK_HZ 74250000 239246d9e5SKever Yang 249246d9e5SKever Yang #define PERI_ACLK_HZ 148500000 259246d9e5SKever Yang #define PERI_HCLK_HZ 148500000 269246d9e5SKever Yang #define PERI_PCLK_HZ 74250000 279246d9e5SKever Yang 289246d9e5SKever Yang /* Private data for the clock driver - used by rockchip_get_cru() */ 299246d9e5SKever Yang struct rk3128_clk_priv { 309246d9e5SKever Yang struct rk3128_cru *cru; 319246d9e5SKever Yang }; 329246d9e5SKever Yang 339246d9e5SKever Yang struct rk3128_cru { 349246d9e5SKever Yang struct rk3128_pll { 359246d9e5SKever Yang unsigned int con0; 369246d9e5SKever Yang unsigned int con1; 379246d9e5SKever Yang unsigned int con2; 389246d9e5SKever Yang unsigned int con3; 399246d9e5SKever Yang } pll[4]; 409246d9e5SKever Yang unsigned int cru_mode_con; 419246d9e5SKever Yang unsigned int cru_clksel_con[35]; 429246d9e5SKever Yang unsigned int cru_clkgate_con[11]; 439246d9e5SKever Yang unsigned int reserved; 449246d9e5SKever Yang unsigned int cru_glb_srst_fst_value; 459246d9e5SKever Yang unsigned int cru_glb_srst_snd_value; 469246d9e5SKever Yang unsigned int reserved1[2]; 479246d9e5SKever Yang unsigned int cru_softrst_con[9]; 489246d9e5SKever Yang unsigned int cru_misc_con; 499246d9e5SKever Yang unsigned int reserved2[2]; 509246d9e5SKever Yang unsigned int cru_glb_cnt_th; 519246d9e5SKever Yang unsigned int reserved3[3]; 529246d9e5SKever Yang unsigned int cru_glb_rst_st; 539246d9e5SKever Yang unsigned int reserved4[(0x1c0 - 0x150) / 4 - 1]; 549246d9e5SKever Yang unsigned int cru_sdmmc_con[2]; 559246d9e5SKever Yang unsigned int cru_sdio_con[2]; 569246d9e5SKever Yang unsigned int reserved5[2]; 579246d9e5SKever Yang unsigned int cru_emmc_con[2]; 589246d9e5SKever Yang unsigned int reserved6[4]; 599246d9e5SKever Yang unsigned int cru_pll_prg_en; 609246d9e5SKever Yang }; 619246d9e5SKever Yang check_member(rk3128_cru, cru_pll_prg_en, 0x01f0); 629246d9e5SKever Yang 639246d9e5SKever Yang struct pll_div { 649246d9e5SKever Yang u32 refdiv; 659246d9e5SKever Yang u32 fbdiv; 669246d9e5SKever Yang u32 postdiv1; 679246d9e5SKever Yang u32 postdiv2; 689246d9e5SKever Yang u32 frac; 699246d9e5SKever Yang }; 709246d9e5SKever Yang 719246d9e5SKever Yang enum { 729246d9e5SKever Yang /* PLLCON0*/ 739246d9e5SKever Yang PLL_POSTDIV1_SHIFT = 12, 749246d9e5SKever Yang PLL_POSTDIV1_MASK = 7 << PLL_POSTDIV1_SHIFT, 759246d9e5SKever Yang PLL_FBDIV_SHIFT = 0, 769246d9e5SKever Yang PLL_FBDIV_MASK = 0xfff, 779246d9e5SKever Yang 789246d9e5SKever Yang /* PLLCON1 */ 799246d9e5SKever Yang PLL_RST_SHIFT = 14, 809246d9e5SKever Yang PLL_PD_SHIFT = 13, 819246d9e5SKever Yang PLL_PD_MASK = 1 << PLL_PD_SHIFT, 829246d9e5SKever Yang PLL_DSMPD_SHIFT = 12, 839246d9e5SKever Yang PLL_DSMPD_MASK = 1 << PLL_DSMPD_SHIFT, 849246d9e5SKever Yang PLL_LOCK_STATUS_SHIFT = 10, 859246d9e5SKever Yang PLL_LOCK_STATUS_MASK = 1 << PLL_LOCK_STATUS_SHIFT, 869246d9e5SKever Yang PLL_POSTDIV2_SHIFT = 6, 879246d9e5SKever Yang PLL_POSTDIV2_MASK = 7 << PLL_POSTDIV2_SHIFT, 889246d9e5SKever Yang PLL_REFDIV_SHIFT = 0, 899246d9e5SKever Yang PLL_REFDIV_MASK = 0x3f, 909246d9e5SKever Yang 919246d9e5SKever Yang /* CRU_MODE */ 929246d9e5SKever Yang GPLL_MODE_SHIFT = 12, 939246d9e5SKever Yang GPLL_MODE_MASK = 3 << GPLL_MODE_SHIFT, 949246d9e5SKever Yang GPLL_MODE_SLOW = 0, 959246d9e5SKever Yang GPLL_MODE_NORM, 969246d9e5SKever Yang GPLL_MODE_DEEP, 979246d9e5SKever Yang CPLL_MODE_SHIFT = 8, 989246d9e5SKever Yang CPLL_MODE_MASK = 1 << CPLL_MODE_SHIFT, 999246d9e5SKever Yang CPLL_MODE_SLOW = 0, 1009246d9e5SKever Yang CPLL_MODE_NORM, 1019246d9e5SKever Yang DPLL_MODE_SHIFT = 4, 1029246d9e5SKever Yang DPLL_MODE_MASK = 1 << DPLL_MODE_SHIFT, 1039246d9e5SKever Yang DPLL_MODE_SLOW = 0, 1049246d9e5SKever Yang DPLL_MODE_NORM, 1059246d9e5SKever Yang APLL_MODE_SHIFT = 0, 1069246d9e5SKever Yang APLL_MODE_MASK = 1 << APLL_MODE_SHIFT, 1079246d9e5SKever Yang APLL_MODE_SLOW = 0, 1089246d9e5SKever Yang APLL_MODE_NORM, 1099246d9e5SKever Yang 1109246d9e5SKever Yang /* CRU_CLK_SEL0_CON */ 1119246d9e5SKever Yang BUS_ACLK_PLL_SEL_SHIFT = 14, 1129246d9e5SKever Yang BUS_ACLK_PLL_SEL_MASK = 3 << BUS_ACLK_PLL_SEL_SHIFT, 1139246d9e5SKever Yang BUS_ACLK_PLL_SEL_CPLL = 0, 1149246d9e5SKever Yang BUS_ACLK_PLL_SEL_GPLL, 1159246d9e5SKever Yang BUS_ACLK_PLL_SEL_GPLL_DIV2, 1169246d9e5SKever Yang BUS_ACLK_PLL_SEL_GPLL_DIV3, 1179246d9e5SKever Yang BUS_ACLK_DIV_SHIFT = 8, 1189246d9e5SKever Yang BUS_ACLK_DIV_MASK = 0x1f << BUS_ACLK_DIV_SHIFT, 1199246d9e5SKever Yang CORE_CLK_PLL_SEL_SHIFT = 7, 1209246d9e5SKever Yang CORE_CLK_PLL_SEL_MASK = 1 << CORE_CLK_PLL_SEL_SHIFT, 1219246d9e5SKever Yang CORE_CLK_PLL_SEL_APLL = 0, 1229246d9e5SKever Yang CORE_CLK_PLL_SEL_GPLL_DIV2, 1239246d9e5SKever Yang CORE_DIV_CON_SHIFT = 0, 1249246d9e5SKever Yang CORE_DIV_CON_MASK = 0x1f << CORE_DIV_CON_SHIFT, 1259246d9e5SKever Yang 1269246d9e5SKever Yang /* CRU_CLK_SEL1_CON */ 1279246d9e5SKever Yang BUS_PCLK_DIV_SHIFT = 12, 1289246d9e5SKever Yang BUS_PCLK_DIV_MASK = 7 << BUS_PCLK_DIV_SHIFT, 1299246d9e5SKever Yang BUS_HCLK_DIV_SHIFT = 8, 1309246d9e5SKever Yang BUS_HCLK_DIV_MASK = 3 << BUS_HCLK_DIV_SHIFT, 1319246d9e5SKever Yang CORE_ACLK_DIV_SHIFT = 4, 1329246d9e5SKever Yang CORE_ACLK_DIV_MASK = 7 << CORE_ACLK_DIV_SHIFT, 1339246d9e5SKever Yang CORE_PERI_DIV_SHIFT = 0, 1349246d9e5SKever Yang CORE_PERI_DIV_MASK = 0xf << CORE_PERI_DIV_SHIFT, 1359246d9e5SKever Yang 1369246d9e5SKever Yang /* CRU_CLK_SEL2_CON */ 1379246d9e5SKever Yang NANDC_PLL_SEL_SHIFT = 14, 138cd401abcSPhilipp Tomsich NANDC_PLL_SEL_MASK = 3 << NANDC_PLL_SEL_SHIFT, 1399246d9e5SKever Yang NANDC_PLL_SEL_CPLL = 0, 1409246d9e5SKever Yang NANDC_PLL_SEL_GPLL, 1419246d9e5SKever Yang NANDC_CLK_DIV_SHIFT = 8, 1429246d9e5SKever Yang NANDC_CLK_DIV_MASK = 0x1f << NANDC_CLK_DIV_SHIFT, 1439246d9e5SKever Yang PVTM_CLK_DIV_SHIFT = 0, 1449246d9e5SKever Yang PVTM_CLK_DIV_MASK = 0x3f << PVTM_CLK_DIV_SHIFT, 1459246d9e5SKever Yang 1469246d9e5SKever Yang /* CRU_CLKSEL10_CON */ 1479246d9e5SKever Yang PERI_PLL_SEL_SHIFT = 14, 1489246d9e5SKever Yang PERI_PLL_SEL_MASK = 1 << PERI_PLL_SEL_SHIFT, 1499246d9e5SKever Yang PERI_PLL_APLL = 0, 1509246d9e5SKever Yang PERI_PLL_DPLL, 1519246d9e5SKever Yang PERI_PLL_GPLL, 1529246d9e5SKever Yang PERI_PCLK_DIV_SHIFT = 12, 1539246d9e5SKever Yang PERI_PCLK_DIV_MASK = 3 << PERI_PCLK_DIV_SHIFT, 1549246d9e5SKever Yang PERI_HCLK_DIV_SHIFT = 8, 1559246d9e5SKever Yang PERI_HCLK_DIV_MASK = 3 << PERI_HCLK_DIV_SHIFT, 1569246d9e5SKever Yang PERI_ACLK_DIV_SHIFT = 0, 1579246d9e5SKever Yang PERI_ACLK_DIV_MASK = 0x1f << PERI_ACLK_DIV_SHIFT, 1589246d9e5SKever Yang 1599246d9e5SKever Yang /* CRU_CLKSEL11_CON */ 1609246d9e5SKever Yang MMC0_PLL_SHIFT = 6, 1619246d9e5SKever Yang MMC0_PLL_MASK = 3 << MMC0_PLL_SHIFT, 1629246d9e5SKever Yang MMC0_SEL_APLL = 0, 1639246d9e5SKever Yang MMC0_SEL_GPLL, 1649246d9e5SKever Yang MMC0_SEL_GPLL_DIV2, 1659246d9e5SKever Yang MMC0_SEL_24M, 1669246d9e5SKever Yang MMC0_DIV_SHIFT = 0, 1679246d9e5SKever Yang MMC0_DIV_MASK = 0x3f << MMC0_DIV_SHIFT, 1689246d9e5SKever Yang 1699246d9e5SKever Yang /* CRU_CLKSEL12_CON */ 1709246d9e5SKever Yang EMMC_PLL_SHIFT = 14, 1719246d9e5SKever Yang EMMC_PLL_MASK = 3 << EMMC_PLL_SHIFT, 1729246d9e5SKever Yang EMMC_SEL_APLL = 0, 1739246d9e5SKever Yang EMMC_SEL_GPLL, 1749246d9e5SKever Yang EMMC_SEL_GPLL_DIV2, 1759246d9e5SKever Yang EMMC_SEL_24M, 1769246d9e5SKever Yang EMMC_DIV_SHIFT = 8, 1779246d9e5SKever Yang EMMC_DIV_MASK = 0x3f << EMMC_DIV_SHIFT, 1789246d9e5SKever Yang 1799246d9e5SKever Yang /* CLKSEL_CON24 */ 1809246d9e5SKever Yang SARADC_DIV_CON_SHIFT = 8, 1819246d9e5SKever Yang SARADC_DIV_CON_MASK = GENMASK(15, 8), 1829246d9e5SKever Yang SARADC_DIV_CON_WIDTH = 8, 1839246d9e5SKever Yang 1849246d9e5SKever Yang /* CRU_CLKSEL27_CON*/ 1859246d9e5SKever Yang DCLK_VOP_SEL_SHIFT = 0, 1869246d9e5SKever Yang DCLK_VOP_SEL_MASK = 1 << DCLK_VOP_SEL_SHIFT, 1879246d9e5SKever Yang DCLK_VOP_PLL_SEL_CPLL = 0, 1889246d9e5SKever Yang DCLK_VOP_DIV_CON_SHIFT = 8, 1894fc495e9SPhilipp Tomsich DCLK_VOP_DIV_CON_MASK = 0xff << DCLK_VOP_DIV_CON_SHIFT, 1909246d9e5SKever Yang 1919246d9e5SKever Yang /* CRU_CLKSEL31_CON */ 1929246d9e5SKever Yang VIO0_PLL_SHIFT = 5, 1939246d9e5SKever Yang VIO0_PLL_MASK = 7 << VIO0_PLL_SHIFT, 1949246d9e5SKever Yang VI00_SEL_CPLL = 0, 1959246d9e5SKever Yang VIO0_SEL_GPLL, 1969246d9e5SKever Yang VIO0_DIV_SHIFT = 0, 1979246d9e5SKever Yang VIO0_DIV_MASK = 0x1f << VIO0_DIV_SHIFT, 1989246d9e5SKever Yang VIO1_PLL_SHIFT = 13, 1999246d9e5SKever Yang VIO1_PLL_MASK = 7 << VIO1_PLL_SHIFT, 2009246d9e5SKever Yang VI01_SEL_CPLL = 0, 2019246d9e5SKever Yang VIO1_SEL_GPLL, 2029246d9e5SKever Yang VIO1_DIV_SHIFT = 8, 2039246d9e5SKever Yang VIO1_DIV_MASK = 0x1f << VIO1_DIV_SHIFT, 2049246d9e5SKever Yang 2059246d9e5SKever Yang /* CRU_SOFTRST5_CON */ 2069246d9e5SKever Yang DDRCTRL_PSRST_SHIFT = 11, 2079246d9e5SKever Yang DDRCTRL_SRST_SHIFT = 10, 2089246d9e5SKever Yang DDRPHY_PSRST_SHIFT = 9, 2099246d9e5SKever Yang DDRPHY_SRST_SHIFT = 8, 2109246d9e5SKever Yang }; 2119246d9e5SKever Yang #endif 212