1f7018c21STomi Valkeinen /*
2f7018c21STomi Valkeinen * linux/drivers/video/kyro/STG4000InitDevice.c
3f7018c21STomi Valkeinen *
4f7018c21STomi Valkeinen * Copyright (C) 2000 Imagination Technologies Ltd
5f7018c21STomi Valkeinen * Copyright (C) 2002 STMicroelectronics
6f7018c21STomi Valkeinen *
7f7018c21STomi Valkeinen * This file is subject to the terms and conditions of the GNU General Public
8f7018c21STomi Valkeinen * License. See the file COPYING in the main directory of this archive
9f7018c21STomi Valkeinen * for more details.
10f7018c21STomi Valkeinen */
11f7018c21STomi Valkeinen
12f7018c21STomi Valkeinen #include <linux/kernel.h>
13f7018c21STomi Valkeinen #include <linux/errno.h>
14f7018c21STomi Valkeinen #include <linux/types.h>
15f7018c21STomi Valkeinen #include <linux/pci.h>
16f7018c21STomi Valkeinen
17f7018c21STomi Valkeinen #include "STG4000Reg.h"
18f7018c21STomi Valkeinen #include "STG4000Interface.h"
19f7018c21STomi Valkeinen
20f7018c21STomi Valkeinen /* SDRAM fixed settings */
21f7018c21STomi Valkeinen #define SDRAM_CFG_0 0x49A1
22f7018c21STomi Valkeinen #define SDRAM_CFG_1 0xA732
23f7018c21STomi Valkeinen #define SDRAM_CFG_2 0x31
24f7018c21STomi Valkeinen #define SDRAM_ARB_CFG 0xA0
25f7018c21STomi Valkeinen #define SDRAM_REFRESH 0x20
26f7018c21STomi Valkeinen
27f7018c21STomi Valkeinen /* Reset values */
28f7018c21STomi Valkeinen #define PMX2_SOFTRESET_DAC_RST 0x0001
29f7018c21STomi Valkeinen #define PMX2_SOFTRESET_C1_RST 0x0004
30f7018c21STomi Valkeinen #define PMX2_SOFTRESET_C2_RST 0x0008
31f7018c21STomi Valkeinen #define PMX2_SOFTRESET_3D_RST 0x0010
32f7018c21STomi Valkeinen #define PMX2_SOFTRESET_VIDIN_RST 0x0020
33f7018c21STomi Valkeinen #define PMX2_SOFTRESET_TLB_RST 0x0040
34f7018c21STomi Valkeinen #define PMX2_SOFTRESET_SD_RST 0x0080
35f7018c21STomi Valkeinen #define PMX2_SOFTRESET_VGA_RST 0x0100
36f7018c21STomi Valkeinen #define PMX2_SOFTRESET_ROM_RST 0x0200 /* reserved bit, do not reset */
37f7018c21STomi Valkeinen #define PMX2_SOFTRESET_TA_RST 0x0400
38f7018c21STomi Valkeinen #define PMX2_SOFTRESET_REG_RST 0x4000
39f7018c21STomi Valkeinen #define PMX2_SOFTRESET_ALL 0x7fff
40f7018c21STomi Valkeinen
41f7018c21STomi Valkeinen /* Core clock freq */
42f7018c21STomi Valkeinen #define CORE_PLL_FREQ 1000000
43f7018c21STomi Valkeinen
44f7018c21STomi Valkeinen /* Reference Clock freq */
45f7018c21STomi Valkeinen #define REF_FREQ 14318
46f7018c21STomi Valkeinen
47f7018c21STomi Valkeinen /* PCI Registers */
48f7018c21STomi Valkeinen static u16 CorePllControl = 0x70;
49f7018c21STomi Valkeinen
50f7018c21STomi Valkeinen #define PCI_CONFIG_SUBSYS_ID 0x2e
51f7018c21STomi Valkeinen
52f7018c21STomi Valkeinen /* Misc */
53f7018c21STomi Valkeinen #define CORE_PLL_MODE_REG_0_7 3
54f7018c21STomi Valkeinen #define CORE_PLL_MODE_REG_8_15 2
55f7018c21STomi Valkeinen #define CORE_PLL_MODE_CONFIG_REG 1
56f7018c21STomi Valkeinen #define DAC_PLL_CONFIG_REG 0
57f7018c21STomi Valkeinen
58f7018c21STomi Valkeinen #define STG_MAX_VCO 500000
59f7018c21STomi Valkeinen #define STG_MIN_VCO 100000
60f7018c21STomi Valkeinen
61f7018c21STomi Valkeinen /* PLL Clock */
62f7018c21STomi Valkeinen #define STG4K3_PLL_SCALER 8 /* scale numbers by 2^8 for fixed point calc */
63f7018c21STomi Valkeinen #define STG4K3_PLL_MIN_R 2 /* Minimum multiplier */
64f7018c21STomi Valkeinen #define STG4K3_PLL_MAX_R 33 /* Max */
65f7018c21STomi Valkeinen #define STG4K3_PLL_MIN_F 2 /* Minimum divisor */
66f7018c21STomi Valkeinen #define STG4K3_PLL_MAX_F 513 /* Max */
67f7018c21STomi Valkeinen #define STG4K3_PLL_MIN_OD 0 /* Min output divider (shift) */
68f7018c21STomi Valkeinen #define STG4K3_PLL_MAX_OD 2 /* Max */
69f7018c21STomi Valkeinen #define STG4K3_PLL_MIN_VCO_SC (100000000 >> STG4K3_PLL_SCALER) /* Min VCO rate */
70f7018c21STomi Valkeinen #define STG4K3_PLL_MAX_VCO_SC (500000000 >> STG4K3_PLL_SCALER) /* Max VCO rate */
71f7018c21STomi Valkeinen #define STG4K3_PLL_MINR_VCO_SC (100000000 >> STG4K3_PLL_SCALER) /* Min VCO rate (restricted) */
72f7018c21STomi Valkeinen #define STG4K3_PLL_MAXR_VCO_SC (500000000 >> STG4K3_PLL_SCALER) /* Max VCO rate (restricted) */
73f7018c21STomi Valkeinen #define STG4K3_PLL_MINR_VCO 100000000 /* Min VCO rate (restricted) */
74f7018c21STomi Valkeinen #define STG4K3_PLL_MAX_VCO 500000000 /* Max VCO rate */
75f7018c21STomi Valkeinen #define STG4K3_PLL_MAXR_VCO 500000000 /* Max VCO rate (restricted) */
76f7018c21STomi Valkeinen
77f7018c21STomi Valkeinen #define OS_DELAY(X) \
78f7018c21STomi Valkeinen { \
79f7018c21STomi Valkeinen volatile u32 i,count=0; \
80f7018c21STomi Valkeinen for(i=0;i<X;i++) count++; \
81f7018c21STomi Valkeinen }
82f7018c21STomi Valkeinen
InitSDRAMRegisters(volatile STG4000REG __iomem * pSTGReg,u32 dwSubSysID,u32 dwRevID)83f7018c21STomi Valkeinen static u32 InitSDRAMRegisters(volatile STG4000REG __iomem *pSTGReg,
84f7018c21STomi Valkeinen u32 dwSubSysID, u32 dwRevID)
85f7018c21STomi Valkeinen {
86*298e0825SColin Ian King static const u8 adwSDRAMArgCfg0[] = { 0xa0, 0x80, 0xa0, 0xa0, 0xa0 };
87*298e0825SColin Ian King static const u16 adwSDRAMCfg1[] = { 0x8732, 0x8732, 0xa732, 0xa732, 0x8732 };
88*298e0825SColin Ian King static const u16 adwSDRAMCfg2[] = { 0x87d2, 0x87d2, 0xa7d2, 0x87d2, 0xa7d2 };
89*298e0825SColin Ian King static const u8 adwSDRAMRsh[] = { 36, 39, 40 };
90*298e0825SColin Ian King static const u8 adwChipSpeed[] = { 110, 120, 125 };
91f7018c21STomi Valkeinen u32 dwMemTypeIdx;
92f7018c21STomi Valkeinen u32 dwChipSpeedIdx;
93f7018c21STomi Valkeinen
94f7018c21STomi Valkeinen /* Get memory tpye and chip speed indexs from the SubSysDevID */
95f7018c21STomi Valkeinen dwMemTypeIdx = (dwSubSysID & 0x70) >> 4;
96f7018c21STomi Valkeinen dwChipSpeedIdx = (dwSubSysID & 0x180) >> 7;
97f7018c21STomi Valkeinen
98f7018c21STomi Valkeinen if (dwMemTypeIdx > 4 || dwChipSpeedIdx > 2)
99f7018c21STomi Valkeinen return 0;
100f7018c21STomi Valkeinen
101f7018c21STomi Valkeinen /* Program SD-RAM interface */
102f7018c21STomi Valkeinen STG_WRITE_REG(SDRAMArbiterConf, adwSDRAMArgCfg0[dwMemTypeIdx]);
103f7018c21STomi Valkeinen if (dwRevID < 5) {
104f7018c21STomi Valkeinen STG_WRITE_REG(SDRAMConf0, 0x49A1);
105f7018c21STomi Valkeinen STG_WRITE_REG(SDRAMConf1, adwSDRAMCfg1[dwMemTypeIdx]);
106f7018c21STomi Valkeinen } else {
107f7018c21STomi Valkeinen STG_WRITE_REG(SDRAMConf0, 0x4DF1);
108f7018c21STomi Valkeinen STG_WRITE_REG(SDRAMConf1, adwSDRAMCfg2[dwMemTypeIdx]);
109f7018c21STomi Valkeinen }
110f7018c21STomi Valkeinen
111f7018c21STomi Valkeinen STG_WRITE_REG(SDRAMConf2, 0x31);
112f7018c21STomi Valkeinen STG_WRITE_REG(SDRAMRefresh, adwSDRAMRsh[dwChipSpeedIdx]);
113f7018c21STomi Valkeinen
114f7018c21STomi Valkeinen return adwChipSpeed[dwChipSpeedIdx] * 10000;
115f7018c21STomi Valkeinen }
116f7018c21STomi Valkeinen
ProgramClock(u32 refClock,u32 coreClock,u32 * FOut,u32 * ROut,u32 * POut)117f7018c21STomi Valkeinen u32 ProgramClock(u32 refClock,
118f7018c21STomi Valkeinen u32 coreClock,
119f7018c21STomi Valkeinen u32 * FOut, u32 * ROut, u32 * POut)
120f7018c21STomi Valkeinen {
121f7018c21STomi Valkeinen u32 R = 0, F = 0, OD = 0, ODIndex = 0;
122f7018c21STomi Valkeinen u32 ulBestR = 0, ulBestF = 0, ulBestOD = 0;
1231c46f4e4SJason Yan u32 ulBestClk = 0, ulBestScore = 0;
124f7018c21STomi Valkeinen u32 ulScore, ulPhaseScore, ulVcoScore;
125f7018c21STomi Valkeinen u32 ulTmp = 0, ulVCO;
126f7018c21STomi Valkeinen u32 ulScaleClockReq, ulMinClock, ulMaxClock;
127e445c8b2SColin Ian King static const unsigned char ODValues[] = { 1, 2, 0 };
128f7018c21STomi Valkeinen
129f7018c21STomi Valkeinen /* Translate clock in Hz */
130f7018c21STomi Valkeinen coreClock *= 100; /* in Hz */
131f7018c21STomi Valkeinen refClock *= 1000; /* in Hz */
132f7018c21STomi Valkeinen
133f7018c21STomi Valkeinen /* Work out acceptable clock
134f7018c21STomi Valkeinen * The method calculates ~ +- 0.4% (1/256)
135f7018c21STomi Valkeinen */
136f7018c21STomi Valkeinen ulMinClock = coreClock - (coreClock >> 8);
137f7018c21STomi Valkeinen ulMaxClock = coreClock + (coreClock >> 8);
138f7018c21STomi Valkeinen
139f7018c21STomi Valkeinen /* Scale clock required for use in calculations */
140f7018c21STomi Valkeinen ulScaleClockReq = coreClock >> STG4K3_PLL_SCALER;
141f7018c21STomi Valkeinen
142f7018c21STomi Valkeinen /* Iterate through post divider values */
143f7018c21STomi Valkeinen for (ODIndex = 0; ODIndex < 3; ODIndex++) {
144f7018c21STomi Valkeinen OD = ODValues[ODIndex];
145f7018c21STomi Valkeinen R = STG4K3_PLL_MIN_R;
146f7018c21STomi Valkeinen
147f7018c21STomi Valkeinen /* loop for pre-divider from min to max */
148f7018c21STomi Valkeinen while (R <= STG4K3_PLL_MAX_R) {
149f7018c21STomi Valkeinen /* estimate required feedback multiplier */
150f7018c21STomi Valkeinen ulTmp = R * (ulScaleClockReq << OD);
151f7018c21STomi Valkeinen
152f7018c21STomi Valkeinen /* F = ClkRequired * R * (2^OD) / Fref */
153f7018c21STomi Valkeinen F = (u32)(ulTmp / (refClock >> STG4K3_PLL_SCALER));
154f7018c21STomi Valkeinen
155f7018c21STomi Valkeinen /* compensate for accuracy */
156f7018c21STomi Valkeinen if (F > STG4K3_PLL_MIN_F)
157f7018c21STomi Valkeinen F--;
158f7018c21STomi Valkeinen
159f7018c21STomi Valkeinen
160f7018c21STomi Valkeinen /*
161f7018c21STomi Valkeinen * We should be close to our target frequency (if it's
162f7018c21STomi Valkeinen * achievable with current OD & R) let's iterate
163f7018c21STomi Valkeinen * through F for best fit
164f7018c21STomi Valkeinen */
165f7018c21STomi Valkeinen while ((F >= STG4K3_PLL_MIN_F) &&
166f7018c21STomi Valkeinen (F <= STG4K3_PLL_MAX_F)) {
167f7018c21STomi Valkeinen /* Calc VCO at full accuracy */
168f7018c21STomi Valkeinen ulVCO = refClock / R;
169f7018c21STomi Valkeinen ulVCO = F * ulVCO;
170f7018c21STomi Valkeinen
171f7018c21STomi Valkeinen /*
172f7018c21STomi Valkeinen * Check it's within restricted VCO range
173f7018c21STomi Valkeinen * unless of course the desired frequency is
174f7018c21STomi Valkeinen * above the restricted range, then test
175f7018c21STomi Valkeinen * against VCO limit
176f7018c21STomi Valkeinen */
177f7018c21STomi Valkeinen if ((ulVCO >= STG4K3_PLL_MINR_VCO) &&
178f7018c21STomi Valkeinen ((ulVCO <= STG4K3_PLL_MAXR_VCO) ||
179f7018c21STomi Valkeinen ((coreClock > STG4K3_PLL_MAXR_VCO)
180f7018c21STomi Valkeinen && (ulVCO <= STG4K3_PLL_MAX_VCO)))) {
181f7018c21STomi Valkeinen ulTmp = (ulVCO >> OD); /* Clock = VCO / (2^OD) */
182f7018c21STomi Valkeinen
183f7018c21STomi Valkeinen /* Is this clock good enough? */
184f7018c21STomi Valkeinen if ((ulTmp >= ulMinClock)
185f7018c21STomi Valkeinen && (ulTmp <= ulMaxClock)) {
186f7018c21STomi Valkeinen ulPhaseScore = (((refClock / R) - (refClock / STG4K3_PLL_MAX_R))) / ((refClock - (refClock / STG4K3_PLL_MAX_R)) >> 10);
187f7018c21STomi Valkeinen
188f7018c21STomi Valkeinen ulVcoScore = ((ulVCO - STG4K3_PLL_MINR_VCO)) / ((STG4K3_PLL_MAXR_VCO - STG4K3_PLL_MINR_VCO) >> 10);
189f7018c21STomi Valkeinen ulScore = ulPhaseScore + ulVcoScore;
190f7018c21STomi Valkeinen
191f7018c21STomi Valkeinen if (!ulBestScore) {
192f7018c21STomi Valkeinen ulBestOD = OD;
193f7018c21STomi Valkeinen ulBestF = F;
194f7018c21STomi Valkeinen ulBestR = R;
195f7018c21STomi Valkeinen ulBestClk = ulTmp;
196f7018c21STomi Valkeinen ulBestScore =
197f7018c21STomi Valkeinen ulScore;
198f7018c21STomi Valkeinen }
199f7018c21STomi Valkeinen /* is this better, ( aim for highest Score) */
200f7018c21STomi Valkeinen /*--------------------------------------------------------------------------
201f7018c21STomi Valkeinen Here we want to use a scoring system which will take account of both the
202f7018c21STomi Valkeinen value at the phase comparater and the VCO output
203f7018c21STomi Valkeinen to do this we will use a cumulative score between the two
204f7018c21STomi Valkeinen The way this ends up is that we choose the first value in the loop anyway
205f7018c21STomi Valkeinen but we shall keep this code in case new restrictions come into play
206f7018c21STomi Valkeinen --------------------------------------------------------------------------*/
207f7018c21STomi Valkeinen if ((ulScore >= ulBestScore) && (OD > 0)) {
208f7018c21STomi Valkeinen ulBestOD = OD;
209f7018c21STomi Valkeinen ulBestF = F;
210f7018c21STomi Valkeinen ulBestR = R;
211f7018c21STomi Valkeinen ulBestClk = ulTmp;
212f7018c21STomi Valkeinen ulBestScore =
213f7018c21STomi Valkeinen ulScore;
214f7018c21STomi Valkeinen }
215f7018c21STomi Valkeinen }
216f7018c21STomi Valkeinen }
217f7018c21STomi Valkeinen F++;
218f7018c21STomi Valkeinen }
219f7018c21STomi Valkeinen R++;
220f7018c21STomi Valkeinen }
221f7018c21STomi Valkeinen }
222f7018c21STomi Valkeinen
223f7018c21STomi Valkeinen /*
224f7018c21STomi Valkeinen did we find anything?
225f7018c21STomi Valkeinen Then return RFOD
226f7018c21STomi Valkeinen */
227f7018c21STomi Valkeinen if (ulBestScore) {
228f7018c21STomi Valkeinen *ROut = ulBestR;
229f7018c21STomi Valkeinen *FOut = ulBestF;
230f7018c21STomi Valkeinen
231f7018c21STomi Valkeinen if ((ulBestOD == 2) || (ulBestOD == 3)) {
232f7018c21STomi Valkeinen *POut = 3;
233f7018c21STomi Valkeinen } else
234f7018c21STomi Valkeinen *POut = ulBestOD;
235f7018c21STomi Valkeinen
236f7018c21STomi Valkeinen }
237f7018c21STomi Valkeinen
238f7018c21STomi Valkeinen return (ulBestClk);
239f7018c21STomi Valkeinen }
240f7018c21STomi Valkeinen
SetCoreClockPLL(volatile STG4000REG __iomem * pSTGReg,struct pci_dev * pDev)241f7018c21STomi Valkeinen int SetCoreClockPLL(volatile STG4000REG __iomem *pSTGReg, struct pci_dev *pDev)
242f7018c21STomi Valkeinen {
243f7018c21STomi Valkeinen u32 F, R, P;
244f7018c21STomi Valkeinen u16 core_pll = 0, sub;
245f7018c21STomi Valkeinen u32 tmp;
246f7018c21STomi Valkeinen u32 ulChipSpeed;
247f7018c21STomi Valkeinen
248f7018c21STomi Valkeinen STG_WRITE_REG(IntMask, 0xFFFF);
249f7018c21STomi Valkeinen
250f7018c21STomi Valkeinen /* Disable Primary Core Thread0 */
251f7018c21STomi Valkeinen tmp = STG_READ_REG(Thread0Enable);
252f7018c21STomi Valkeinen CLEAR_BIT(0);
253f7018c21STomi Valkeinen STG_WRITE_REG(Thread0Enable, tmp);
254f7018c21STomi Valkeinen
255f7018c21STomi Valkeinen /* Disable Primary Core Thread1 */
256f7018c21STomi Valkeinen tmp = STG_READ_REG(Thread1Enable);
257f7018c21STomi Valkeinen CLEAR_BIT(0);
258f7018c21STomi Valkeinen STG_WRITE_REG(Thread1Enable, tmp);
259f7018c21STomi Valkeinen
260f7018c21STomi Valkeinen STG_WRITE_REG(SoftwareReset,
261f7018c21STomi Valkeinen PMX2_SOFTRESET_REG_RST | PMX2_SOFTRESET_ROM_RST);
262f7018c21STomi Valkeinen STG_WRITE_REG(SoftwareReset,
263f7018c21STomi Valkeinen PMX2_SOFTRESET_REG_RST | PMX2_SOFTRESET_TA_RST |
264f7018c21STomi Valkeinen PMX2_SOFTRESET_ROM_RST);
265f7018c21STomi Valkeinen
266f7018c21STomi Valkeinen /* Need to play around to reset TA */
267f7018c21STomi Valkeinen STG_WRITE_REG(TAConfiguration, 0);
268f7018c21STomi Valkeinen STG_WRITE_REG(SoftwareReset,
269f7018c21STomi Valkeinen PMX2_SOFTRESET_REG_RST | PMX2_SOFTRESET_ROM_RST);
270f7018c21STomi Valkeinen STG_WRITE_REG(SoftwareReset,
271f7018c21STomi Valkeinen PMX2_SOFTRESET_REG_RST | PMX2_SOFTRESET_TA_RST |
272f7018c21STomi Valkeinen PMX2_SOFTRESET_ROM_RST);
273f7018c21STomi Valkeinen
274f7018c21STomi Valkeinen pci_read_config_word(pDev, PCI_CONFIG_SUBSYS_ID, &sub);
275f7018c21STomi Valkeinen
276f7018c21STomi Valkeinen ulChipSpeed = InitSDRAMRegisters(pSTGReg, (u32)sub,
277f7018c21STomi Valkeinen (u32)pDev->revision);
278f7018c21STomi Valkeinen
279f7018c21STomi Valkeinen if (ulChipSpeed == 0)
280f7018c21STomi Valkeinen return -EINVAL;
281f7018c21STomi Valkeinen
28228657c30SJason Yan ProgramClock(REF_FREQ, CORE_PLL_FREQ, &F, &R, &P);
283f7018c21STomi Valkeinen
284f7018c21STomi Valkeinen core_pll |= ((P) | ((F - 2) << 2) | ((R - 2) << 11));
285f7018c21STomi Valkeinen
286f7018c21STomi Valkeinen /* Set Core PLL Control to Core PLL Mode */
287f7018c21STomi Valkeinen
288f7018c21STomi Valkeinen /* Send bits 0:7 of the Core PLL Mode register */
289f7018c21STomi Valkeinen tmp = ((CORE_PLL_MODE_REG_0_7 << 8) | (core_pll & 0x00FF));
290f7018c21STomi Valkeinen pci_write_config_word(pDev, CorePllControl, tmp);
291f7018c21STomi Valkeinen /* Without some delay between the PCI config writes the clock does
292f7018c21STomi Valkeinen not reliably set when the code is compiled -O3
293f7018c21STomi Valkeinen */
294f7018c21STomi Valkeinen OS_DELAY(1000000);
295f7018c21STomi Valkeinen
296f7018c21STomi Valkeinen tmp |= SET_BIT(14);
297f7018c21STomi Valkeinen pci_write_config_word(pDev, CorePllControl, tmp);
298f7018c21STomi Valkeinen OS_DELAY(1000000);
299f7018c21STomi Valkeinen
300f7018c21STomi Valkeinen /* Send bits 8:15 of the Core PLL Mode register */
301f7018c21STomi Valkeinen tmp =
302f7018c21STomi Valkeinen ((CORE_PLL_MODE_REG_8_15 << 8) | ((core_pll & 0xFF00) >> 8));
303f7018c21STomi Valkeinen pci_write_config_word(pDev, CorePllControl, tmp);
304f7018c21STomi Valkeinen OS_DELAY(1000000);
305f7018c21STomi Valkeinen
306f7018c21STomi Valkeinen tmp |= SET_BIT(14);
307f7018c21STomi Valkeinen pci_write_config_word(pDev, CorePllControl, tmp);
308f7018c21STomi Valkeinen OS_DELAY(1000000);
309f7018c21STomi Valkeinen
310f7018c21STomi Valkeinen STG_WRITE_REG(SoftwareReset, PMX2_SOFTRESET_ALL);
311f7018c21STomi Valkeinen
312f7018c21STomi Valkeinen #if 0
313f7018c21STomi Valkeinen /* Enable Primary Core Thread0 */
314f7018c21STomi Valkeinen tmp = ((STG_READ_REG(Thread0Enable)) | SET_BIT(0));
315f7018c21STomi Valkeinen STG_WRITE_REG(Thread0Enable, tmp);
316f7018c21STomi Valkeinen
317f7018c21STomi Valkeinen /* Enable Primary Core Thread1 */
318f7018c21STomi Valkeinen tmp = ((STG_READ_REG(Thread1Enable)) | SET_BIT(0));
319f7018c21STomi Valkeinen STG_WRITE_REG(Thread1Enable, tmp);
320f7018c21STomi Valkeinen #endif
321f7018c21STomi Valkeinen
322f7018c21STomi Valkeinen return 0;
323f7018c21STomi Valkeinen }
324