1*71e2f4ddSJiaxun Yang // SPDX-License-Identifier: GPL-2.0-or-later
2*71e2f4ddSJiaxun Yang /*
3*71e2f4ddSJiaxun Yang * the OHCI Virtual Support Module of AMD CS5536
4*71e2f4ddSJiaxun Yang *
5*71e2f4ddSJiaxun Yang * Copyright (C) 2007 Lemote, Inc.
6*71e2f4ddSJiaxun Yang * Author : jlliu, liujl@lemote.com
7*71e2f4ddSJiaxun Yang *
8*71e2f4ddSJiaxun Yang * Copyright (C) 2009 Lemote, Inc.
9*71e2f4ddSJiaxun Yang * Author: Wu Zhangjin, wuzhangjin@gmail.com
10*71e2f4ddSJiaxun Yang */
11*71e2f4ddSJiaxun Yang
12*71e2f4ddSJiaxun Yang #include <cs5536/cs5536.h>
13*71e2f4ddSJiaxun Yang #include <cs5536/cs5536_pci.h>
14*71e2f4ddSJiaxun Yang
pci_ohci_write_reg(int reg,u32 value)15*71e2f4ddSJiaxun Yang void pci_ohci_write_reg(int reg, u32 value)
16*71e2f4ddSJiaxun Yang {
17*71e2f4ddSJiaxun Yang u32 hi = 0, lo = value;
18*71e2f4ddSJiaxun Yang
19*71e2f4ddSJiaxun Yang switch (reg) {
20*71e2f4ddSJiaxun Yang case PCI_COMMAND:
21*71e2f4ddSJiaxun Yang _rdmsr(USB_MSR_REG(USB_OHCI), &hi, &lo);
22*71e2f4ddSJiaxun Yang if (value & PCI_COMMAND_MASTER)
23*71e2f4ddSJiaxun Yang hi |= PCI_COMMAND_MASTER;
24*71e2f4ddSJiaxun Yang else
25*71e2f4ddSJiaxun Yang hi &= ~PCI_COMMAND_MASTER;
26*71e2f4ddSJiaxun Yang
27*71e2f4ddSJiaxun Yang if (value & PCI_COMMAND_MEMORY)
28*71e2f4ddSJiaxun Yang hi |= PCI_COMMAND_MEMORY;
29*71e2f4ddSJiaxun Yang else
30*71e2f4ddSJiaxun Yang hi &= ~PCI_COMMAND_MEMORY;
31*71e2f4ddSJiaxun Yang _wrmsr(USB_MSR_REG(USB_OHCI), hi, lo);
32*71e2f4ddSJiaxun Yang break;
33*71e2f4ddSJiaxun Yang case PCI_STATUS:
34*71e2f4ddSJiaxun Yang if (value & PCI_STATUS_PARITY) {
35*71e2f4ddSJiaxun Yang _rdmsr(SB_MSR_REG(SB_ERROR), &hi, &lo);
36*71e2f4ddSJiaxun Yang if (lo & SB_PARE_ERR_FLAG) {
37*71e2f4ddSJiaxun Yang lo = (lo & 0x0000ffff) | SB_PARE_ERR_FLAG;
38*71e2f4ddSJiaxun Yang _wrmsr(SB_MSR_REG(SB_ERROR), hi, lo);
39*71e2f4ddSJiaxun Yang }
40*71e2f4ddSJiaxun Yang }
41*71e2f4ddSJiaxun Yang break;
42*71e2f4ddSJiaxun Yang case PCI_BAR0_REG:
43*71e2f4ddSJiaxun Yang if (value == PCI_BAR_RANGE_MASK) {
44*71e2f4ddSJiaxun Yang _rdmsr(GLCP_MSR_REG(GLCP_SOFT_COM), &hi, &lo);
45*71e2f4ddSJiaxun Yang lo |= SOFT_BAR_OHCI_FLAG;
46*71e2f4ddSJiaxun Yang _wrmsr(GLCP_MSR_REG(GLCP_SOFT_COM), hi, lo);
47*71e2f4ddSJiaxun Yang } else if ((value & 0x01) == 0x00) {
48*71e2f4ddSJiaxun Yang _rdmsr(USB_MSR_REG(USB_OHCI), &hi, &lo);
49*71e2f4ddSJiaxun Yang lo = value;
50*71e2f4ddSJiaxun Yang _wrmsr(USB_MSR_REG(USB_OHCI), hi, lo);
51*71e2f4ddSJiaxun Yang
52*71e2f4ddSJiaxun Yang value &= 0xfffffff0;
53*71e2f4ddSJiaxun Yang hi = 0x40000000 | ((value & 0xff000000) >> 24);
54*71e2f4ddSJiaxun Yang lo = 0x000fffff | ((value & 0x00fff000) << 8);
55*71e2f4ddSJiaxun Yang _wrmsr(GLIU_MSR_REG(GLIU_P2D_BM3), hi, lo);
56*71e2f4ddSJiaxun Yang }
57*71e2f4ddSJiaxun Yang break;
58*71e2f4ddSJiaxun Yang case PCI_OHCI_INT_REG:
59*71e2f4ddSJiaxun Yang _rdmsr(DIVIL_MSR_REG(PIC_YSEL_LOW), &hi, &lo);
60*71e2f4ddSJiaxun Yang lo &= ~(0xf << PIC_YSEL_LOW_USB_SHIFT);
61*71e2f4ddSJiaxun Yang if (value) /* enable all the usb interrupt in PIC */
62*71e2f4ddSJiaxun Yang lo |= (CS5536_USB_INTR << PIC_YSEL_LOW_USB_SHIFT);
63*71e2f4ddSJiaxun Yang _wrmsr(DIVIL_MSR_REG(PIC_YSEL_LOW), hi, lo);
64*71e2f4ddSJiaxun Yang break;
65*71e2f4ddSJiaxun Yang default:
66*71e2f4ddSJiaxun Yang break;
67*71e2f4ddSJiaxun Yang }
68*71e2f4ddSJiaxun Yang }
69*71e2f4ddSJiaxun Yang
pci_ohci_read_reg(int reg)70*71e2f4ddSJiaxun Yang u32 pci_ohci_read_reg(int reg)
71*71e2f4ddSJiaxun Yang {
72*71e2f4ddSJiaxun Yang u32 conf_data = 0;
73*71e2f4ddSJiaxun Yang u32 hi, lo;
74*71e2f4ddSJiaxun Yang
75*71e2f4ddSJiaxun Yang switch (reg) {
76*71e2f4ddSJiaxun Yang case PCI_VENDOR_ID:
77*71e2f4ddSJiaxun Yang conf_data =
78*71e2f4ddSJiaxun Yang CFG_PCI_VENDOR_ID(CS5536_OHCI_DEVICE_ID, CS5536_VENDOR_ID);
79*71e2f4ddSJiaxun Yang break;
80*71e2f4ddSJiaxun Yang case PCI_COMMAND:
81*71e2f4ddSJiaxun Yang _rdmsr(USB_MSR_REG(USB_OHCI), &hi, &lo);
82*71e2f4ddSJiaxun Yang if (hi & PCI_COMMAND_MASTER)
83*71e2f4ddSJiaxun Yang conf_data |= PCI_COMMAND_MASTER;
84*71e2f4ddSJiaxun Yang if (hi & PCI_COMMAND_MEMORY)
85*71e2f4ddSJiaxun Yang conf_data |= PCI_COMMAND_MEMORY;
86*71e2f4ddSJiaxun Yang break;
87*71e2f4ddSJiaxun Yang case PCI_STATUS:
88*71e2f4ddSJiaxun Yang conf_data |= PCI_STATUS_66MHZ;
89*71e2f4ddSJiaxun Yang conf_data |= PCI_STATUS_FAST_BACK;
90*71e2f4ddSJiaxun Yang _rdmsr(SB_MSR_REG(SB_ERROR), &hi, &lo);
91*71e2f4ddSJiaxun Yang if (lo & SB_PARE_ERR_FLAG)
92*71e2f4ddSJiaxun Yang conf_data |= PCI_STATUS_PARITY;
93*71e2f4ddSJiaxun Yang conf_data |= PCI_STATUS_DEVSEL_MEDIUM;
94*71e2f4ddSJiaxun Yang break;
95*71e2f4ddSJiaxun Yang case PCI_CLASS_REVISION:
96*71e2f4ddSJiaxun Yang _rdmsr(USB_MSR_REG(USB_CAP), &hi, &lo);
97*71e2f4ddSJiaxun Yang conf_data = lo & 0x000000ff;
98*71e2f4ddSJiaxun Yang conf_data |= (CS5536_OHCI_CLASS_CODE << 8);
99*71e2f4ddSJiaxun Yang break;
100*71e2f4ddSJiaxun Yang case PCI_CACHE_LINE_SIZE:
101*71e2f4ddSJiaxun Yang conf_data =
102*71e2f4ddSJiaxun Yang CFG_PCI_CACHE_LINE_SIZE(PCI_NORMAL_HEADER_TYPE,
103*71e2f4ddSJiaxun Yang PCI_NORMAL_LATENCY_TIMER);
104*71e2f4ddSJiaxun Yang break;
105*71e2f4ddSJiaxun Yang case PCI_BAR0_REG:
106*71e2f4ddSJiaxun Yang _rdmsr(GLCP_MSR_REG(GLCP_SOFT_COM), &hi, &lo);
107*71e2f4ddSJiaxun Yang if (lo & SOFT_BAR_OHCI_FLAG) {
108*71e2f4ddSJiaxun Yang conf_data = CS5536_OHCI_RANGE |
109*71e2f4ddSJiaxun Yang PCI_BASE_ADDRESS_SPACE_MEMORY;
110*71e2f4ddSJiaxun Yang lo &= ~SOFT_BAR_OHCI_FLAG;
111*71e2f4ddSJiaxun Yang _wrmsr(GLCP_MSR_REG(GLCP_SOFT_COM), hi, lo);
112*71e2f4ddSJiaxun Yang } else {
113*71e2f4ddSJiaxun Yang _rdmsr(USB_MSR_REG(USB_OHCI), &hi, &lo);
114*71e2f4ddSJiaxun Yang conf_data = lo & 0xffffff00;
115*71e2f4ddSJiaxun Yang conf_data &= ~0x0000000f; /* 32bit mem */
116*71e2f4ddSJiaxun Yang }
117*71e2f4ddSJiaxun Yang break;
118*71e2f4ddSJiaxun Yang case PCI_CARDBUS_CIS:
119*71e2f4ddSJiaxun Yang conf_data = PCI_CARDBUS_CIS_POINTER;
120*71e2f4ddSJiaxun Yang break;
121*71e2f4ddSJiaxun Yang case PCI_SUBSYSTEM_VENDOR_ID:
122*71e2f4ddSJiaxun Yang conf_data =
123*71e2f4ddSJiaxun Yang CFG_PCI_VENDOR_ID(CS5536_OHCI_SUB_ID, CS5536_SUB_VENDOR_ID);
124*71e2f4ddSJiaxun Yang break;
125*71e2f4ddSJiaxun Yang case PCI_ROM_ADDRESS:
126*71e2f4ddSJiaxun Yang conf_data = PCI_EXPANSION_ROM_BAR;
127*71e2f4ddSJiaxun Yang break;
128*71e2f4ddSJiaxun Yang case PCI_CAPABILITY_LIST:
129*71e2f4ddSJiaxun Yang conf_data = PCI_CAPLIST_USB_POINTER;
130*71e2f4ddSJiaxun Yang break;
131*71e2f4ddSJiaxun Yang case PCI_INTERRUPT_LINE:
132*71e2f4ddSJiaxun Yang conf_data =
133*71e2f4ddSJiaxun Yang CFG_PCI_INTERRUPT_LINE(PCI_DEFAULT_PIN, CS5536_USB_INTR);
134*71e2f4ddSJiaxun Yang break;
135*71e2f4ddSJiaxun Yang case PCI_OHCI_INT_REG:
136*71e2f4ddSJiaxun Yang _rdmsr(DIVIL_MSR_REG(PIC_YSEL_LOW), &hi, &lo);
137*71e2f4ddSJiaxun Yang if (((lo >> PIC_YSEL_LOW_USB_SHIFT) & 0xf) == CS5536_USB_INTR)
138*71e2f4ddSJiaxun Yang conf_data = 1;
139*71e2f4ddSJiaxun Yang break;
140*71e2f4ddSJiaxun Yang default:
141*71e2f4ddSJiaxun Yang break;
142*71e2f4ddSJiaxun Yang }
143*71e2f4ddSJiaxun Yang
144*71e2f4ddSJiaxun Yang return conf_data;
145*71e2f4ddSJiaxun Yang }
146