Searched refs:DDRC_IPS_BASE_ADDR (Results 1 – 6 of 6) sorted by relevance
359 #define DDRC_MSTR(X) (DDRC_IPS_BASE_ADDR(X) + 0x00)360 #define DDRC_STAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x04)361 #define DDRC_MSTR1(X) (DDRC_IPS_BASE_ADDR(X) + 0x08)362 #define DDRC_MRCTRL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x10)363 #define DDRC_MRCTRL1(X) (DDRC_IPS_BASE_ADDR(X) + 0x14)364 #define DDRC_MRSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x18)365 #define DDRC_MRCTRL2(X) (DDRC_IPS_BASE_ADDR(X) + 0x1c)366 #define DDRC_DERATEEN(X) (DDRC_IPS_BASE_ADDR(X) + 0x20)367 #define DDRC_DERATEINT(X) (DDRC_IPS_BASE_ADDR(X) + 0x24)368 #define DDRC_MSTR2(X) (DDRC_IPS_BASE_ADDR(X) + 0x28)[all …]
128 #define DDRC_IPS_BASE_ADDR(X) (0x3d400000 + ((X) * 0x2000000)) macro
527 writel(0, DDRC_IPS_BASE_ADDR + DDRC_PWRCTL); in imx_ddrc_enter_self_refresh()528 while (readl(DDRC_IPS_BASE_ADDR + DDRC_PSTAT) & 0x10001) in imx_ddrc_enter_self_refresh()531 writel(0x20, DDRC_IPS_BASE_ADDR + DDRC_PWRCTL); in imx_ddrc_enter_self_refresh()532 while ((readl(DDRC_IPS_BASE_ADDR + DDRC_STAT) & 0x23) != 0x23) in imx_ddrc_enter_self_refresh()534 writel(readl(DDRC_IPS_BASE_ADDR + DDRC_PWRCTL) | 0x8, in imx_ddrc_enter_self_refresh()535 DDRC_IPS_BASE_ADDR + DDRC_PWRCTL); in imx_ddrc_enter_self_refresh()540 writel(0, DDRC_IPS_BASE_ADDR + DDRC_PWRCTL); in imx_ddrc_exit_self_refresh()541 while ((readl(DDRC_IPS_BASE_ADDR + DDRC_STAT) & 0x3) == 0x3) in imx_ddrc_exit_self_refresh()543 writel(readl(DDRC_IPS_BASE_ADDR + DDRC_PWRCTL) | 0x1, in imx_ddrc_exit_self_refresh()544 DDRC_IPS_BASE_ADDR + DDRC_PWRCTL); in imx_ddrc_exit_self_refresh()
32 struct ddrc *const ddrc_regs = (struct ddrc *)DDRC_IPS_BASE_ADDR; in mx7_dram_cfg()113 struct ddrc *const ddrc_regs = (struct ddrc *)DDRC_IPS_BASE_ADDR; in imx_ddr_size()
113 #define DDRC_MP_BASE_ADDR (DDRC_IPS_BASE_ADDR + 0x03fc)
148 #define DDRC_IPS_BASE_ADDR (AIPS2_OFF_BASE_ADDR+0x1A0000) macro