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/openbmc/linux/drivers/video/logo/
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43 …ne mmDC_PERFMON0_PERFCOUNTER_CNTL2_BASE_IDX 2
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/openbmc/linux/drivers/gpu/drm/amd/include/asic_reg/dcn/
H A Ddcn_2_0_3_offset.h163 …ne mmRBBMIF_TIMEOUT_BASE_IDX 2
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171 …ne mmRBBMIF_TIMEOUT_DIS_BASE_IDX 2
173 …ne mmRBBMIF_TIMEOUT_DIS_2_BASE_IDX 2
175 …ne mmRBBMIF_STATUS_FLAG_BASE_IDX 2
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188 …ne mmAZF0ENDPOINT0_AZALIA_F0_CODEC_ENDPOINT_DATA_BASE_IDX 2
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H A Ddcn_2_0_0_offset.h333 …ne mmDC_PERFMON0_PERFCOUNTER_CNTL_BASE_IDX 2
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[all …]
H A Ddcn_3_0_0_offset.h303 …ne mmPHYASYMCLK_CLOCK_CNTL_BASE_IDX 2
305 …ne mmPHYBSYMCLK_CLOCK_CNTL_BASE_IDX 2
307 …ne mmPHYCSYMCLK_CLOCK_CNTL_BASE_IDX 2
309 …ne mmPHYDSYMCLK_CLOCK_CNTL_BASE_IDX 2
311 …ne mmPHYESYMCLK_CLOCK_CNTL_BASE_IDX 2
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325 …ne mmDC_PERFMON0_PERFCOUNTER_CNTL_BASE_IDX 2
327 …ne mmDC_PERFMON0_PERFCOUNTER_CNTL2_BASE_IDX 2
329 …ne mmDC_PERFMON0_PERFCOUNTER_STATE_BASE_IDX 2
331 …ne mmDC_PERFMON0_PERFMON_CNTL_BASE_IDX 2
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H A Ddcn_3_1_6_offset.h614 …e regDTBCLK_DTO0_PHASE_BASE_IDX 2
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H A Ddcn_3_1_4_offset.h1504 …e regDTBCLK_DTO0_PHASE_BASE_IDX 2
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1514 …e regDTBCLK_DTO1_MODULO_BASE_IDX 2
1516 …e regDTBCLK_DTO2_MODULO_BASE_IDX 2
1518 …e regDTBCLK_DTO3_MODULO_BASE_IDX 2
1520 …e regHDMICHARCLK0_CLOCK_CNTL_BASE_IDX 2
1522 …e regPHYASYMCLK_CLOCK_CNTL_BASE_IDX 2
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H A Ddcn_3_1_5_offset.h201 …e regDTBCLK_DTO0_PHASE_BASE_IDX 2
203 …e regDTBCLK_DTO1_PHASE_BASE_IDX 2
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215 …e regDTBCLK_DTO3_MODULO_BASE_IDX 2
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219 …e regPHYBSYMCLK_CLOCK_CNTL_BASE_IDX 2
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H A Ddcn_3_1_2_offset.h412 …e regDTBCLK_DTO0_PHASE_BASE_IDX 2
414 …e regDTBCLK_DTO1_PHASE_BASE_IDX 2
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H A Ddcn_3_0_1_offset.h355 …ne mmPHYASYMCLK_CLOCK_CNTL_BASE_IDX 2
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383 …ne mmDC_PERFMON0_PERFMON_CVALUE_INT_MISC_BASE_IDX 2
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H A Ddcn_3_2_1_offset.h207 …e regDTBCLK_DTO0_PHASE_BASE_IDX 2
209 …e regDTBCLK_DTO1_PHASE_BASE_IDX 2
211 …e regDTBCLK_DTO2_PHASE_BASE_IDX 2
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219 …e regDTBCLK_DTO2_MODULO_BASE_IDX 2
221 …e regDTBCLK_DTO3_MODULO_BASE_IDX 2
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[all …]
H A Ddcn_3_2_0_offset.h207 …e regDTBCLK_DTO0_PHASE_BASE_IDX 2
209 …e regDTBCLK_DTO1_PHASE_BASE_IDX 2
211 …e regDTBCLK_DTO2_PHASE_BASE_IDX 2
213 …e regDTBCLK_DTO3_PHASE_BASE_IDX 2
215 …e regDTBCLK_DTO0_MODULO_BASE_IDX 2
217 …e regDTBCLK_DTO1_MODULO_BASE_IDX 2
219 …e regDTBCLK_DTO2_MODULO_BASE_IDX 2
221 …e regDTBCLK_DTO3_MODULO_BASE_IDX 2
223 …e regHDMICHARCLK0_CLOCK_CNTL_BASE_IDX 2
225 …e regPHYASYMCLK_CLOCK_CNTL_BASE_IDX 2
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H A Ddcn_3_0_3_offset.h242 …ne mmPHYASYMCLK_CLOCK_CNTL_BASE_IDX 2
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268 …ne mmDC_PERFMON0_PERFMON_CVALUE_LOW_BASE_IDX 2
270 …ne mmDC_PERFMON0_PERFMON_HI_BASE_IDX 2
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/openbmc/linux/drivers/gpu/drm/amd/include/asic_reg/dpcs/
H A Ddpcs_3_0_0_offset.h16 …ne mmDPCSTX0_DPCSTX_TX_CLOCK_CNTL_BASE_IDX 2
18 …ne mmDPCSTX0_DPCSTX_TX_CNTL_BASE_IDX 2
20 …ne mmDPCSTX0_DPCSTX_CBUS_CNTL_BASE_IDX 2
22 …ne mmDPCSTX0_DPCSTX_INTERRUPT_CNTL_BASE_IDX 2
24 …ne mmDPCSTX0_DPCSTX_PLL_UPDATE_ADDR_BASE_IDX 2
26 …ne mmDPCSTX0_DPCSTX_PLL_UPDATE_DATA_BASE_IDX 2
32 …ne mmRDPCSTX0_RDPCSTX_CNTL_BASE_IDX 2
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36 …ne mmRDPCSTX0_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX 2
38 …ne mmRDPCSTX0_RDPCSTX_PLL_UPDATE_DATA_BASE_IDX 2
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H A Ddpcs_2_1_0_offset.h29 …ne mmDPCSTX0_DPCSTX_TX_CLOCK_CNTL_BASE_IDX 2
31 …ne mmDPCSTX0_DPCSTX_TX_CNTL_BASE_IDX 2
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39 …ne mmDPCSTX0_DPCSTX_PLL_UPDATE_DATA_BASE_IDX 2
41 …ne mmDPCSTX0_DPCSTX_DEBUG_CONFIG_BASE_IDX 2
47 …ne mmRDPCSTX0_RDPCSTX_CNTL_BASE_IDX 2
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51 …ne mmRDPCSTX0_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX 2
[all …]
H A Ddpcs_2_0_0_offset.h29 …ne mmDPCSTX0_DPCSTX_TX_CLOCK_CNTL_BASE_IDX 2
31 …ne mmDPCSTX0_DPCSTX_TX_CNTL_BASE_IDX 2
33 …ne mmDPCSTX0_DPCSTX_CBUS_CNTL_BASE_IDX 2
35 …ne mmDPCSTX0_DPCSTX_INTERRUPT_CNTL_BASE_IDX 2
37 …ne mmDPCSTX0_DPCSTX_PLL_UPDATE_ADDR_BASE_IDX 2
39 …ne mmDPCSTX0_DPCSTX_PLL_UPDATE_DATA_BASE_IDX 2
41 …ne mmDPCSTX0_DPCSTX_DEBUG_CONFIG_BASE_IDX 2
47 …ne mmRDPCSTX0_RDPCSTX_CNTL_BASE_IDX 2
49 …ne mmRDPCSTX0_RDPCSTX_CLOCK_CNTL_BASE_IDX 2
51 …ne mmRDPCSTX0_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX 2
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/openbmc/linux/drivers/accel/habanalabs/gaudi/
H A Dgaudi_security.c514 word_offset = ((mmMME0_CTRL_RESET & PROT_BITS_OFFS) >> 7) << 2; in gaudi_init_mme_protection_bits()
515 mask = 1U << ((mmMME0_CTRL_RESET & 0x7F) >> 2); in gaudi_init_mme_protection_bits()
516 mask |= 1U << ((mmMME0_CTRL_QM_STALL & 0x7F) >> 2); in gaudi_init_mme_protection_bits()
517 mask |= 1U << ((mmMME0_CTRL_SYNC_OBJECT_FIFO_TH & 0x7F) >> 2); in gaudi_init_mme_protection_bits()
518 mask |= 1U << ((mmMME0_CTRL_EUS_ROLLUP_CNT_ADD & 0x7F) >> 2); in gaudi_init_mme_protection_bits()
519 mask |= 1U << ((mmMME0_CTRL_INTR_CAUSE & 0x7F) >> 2); in gaudi_init_mme_protection_bits()
520 mask |= 1U << ((mmMME0_CTRL_INTR_MASK & 0x7F) >> 2); in gaudi_init_mme_protection_bits()
521 mask |= 1U << ((mmMME0_CTRL_LOG_SHADOW & 0x7F) >> 2); in gaudi_init_mme_protection_bits()
522 mask |= 1U << ((mmMME0_CTRL_PCU_RL_DESC0 & 0x7F) >> 2); in gaudi_init_mme_protection_bits()
523 mask |= 1U << ((mmMME0_CTRL_PCU_RL_TOKEN_UPDATE & 0x7F) >> 2); in gaudi_init_mme_protection_bits()
[all …]

12345678910>>...495