Lines Matching refs:CONTROL_BASE_ADDR
68 #define CONTROL_BASE_ADDR 0x4800 macro
69 #define PCIE_CORE_CTRL0_REG (CONTROL_BASE_ADDR + 0x0)
88 #define PCIE_CORE_CTRL1_REG (CONTROL_BASE_ADDR + 0x4)
90 #define PCIE_CORE_CTRL2_REG (CONTROL_BASE_ADDR + 0x8)
96 #define PCIE_CORE_REF_CLK_REG (CONTROL_BASE_ADDR + 0x14)
99 #define PCIE_MSG_LOG_REG (CONTROL_BASE_ADDR + 0x30)
100 #define PCIE_ISR0_REG (CONTROL_BASE_ADDR + 0x40)
102 #define PCIE_ISR0_MASK_REG (CONTROL_BASE_ADDR + 0x44)
111 #define PCIE_ISR1_REG (CONTROL_BASE_ADDR + 0x48)
112 #define PCIE_ISR1_MASK_REG (CONTROL_BASE_ADDR + 0x4C)
117 #define PCIE_MSI_ADDR_LOW_REG (CONTROL_BASE_ADDR + 0x50)
118 #define PCIE_MSI_ADDR_HIGH_REG (CONTROL_BASE_ADDR + 0x54)
119 #define PCIE_MSI_STATUS_REG (CONTROL_BASE_ADDR + 0x58)
120 #define PCIE_MSI_MASK_REG (CONTROL_BASE_ADDR + 0x5C)
122 #define PCIE_MSI_PAYLOAD_REG (CONTROL_BASE_ADDR + 0x9C)