1 /* SPDX-License-Identifier: GPL-2.0-only */
2 /*
3  * Copyright (c) 2022 MediaTek Inc.
4  * Author: Ping-Hsun Wu <ping-hsun.wu@mediatek.com>
5  */
6 
7 #ifndef __MDP_REG_WROT_H__
8 #define __MDP_REG_WROT_H__
9 
10 #define VIDO_CTRL                   0x000
11 #define VIDO_MAIN_BUF_SIZE          0x008
12 #define VIDO_SOFT_RST               0x010
13 #define VIDO_SOFT_RST_STAT          0x014
14 #define VIDO_CROP_OFST              0x020
15 #define VIDO_TAR_SIZE               0x024
16 #define VIDO_OFST_ADDR              0x02c
17 #define VIDO_STRIDE                 0x030
18 #define VIDO_OFST_ADDR_C            0x038
19 #define VIDO_STRIDE_C               0x03c
20 #define VIDO_DITHER                 0x054
21 #define VIDO_STRIDE_V               0x06c
22 #define VIDO_OFST_ADDR_V            0x068
23 #define VIDO_RSV_1                  0x070
24 #define VIDO_IN_SIZE                0x078
25 #define VIDO_ROT_EN                 0x07c
26 #define VIDO_FIFO_TEST              0x080
27 #define VIDO_MAT_CTRL               0x084
28 #define VIDO_BASE_ADDR              0xf00
29 #define VIDO_BASE_ADDR_C            0xf04
30 #define VIDO_BASE_ADDR_V            0xf08
31 
32 /* MASK */
33 #define VIDO_CTRL_MASK                  0xf530711f
34 #define VIDO_MAIN_BUF_SIZE_MASK         0x1fff7f77
35 #define VIDO_SOFT_RST_MASK              0x00000001
36 #define VIDO_SOFT_RST_STAT_MASK         0x00000001
37 #define VIDO_TAR_SIZE_MASK              0x1fff1fff
38 #define VIDO_CROP_OFST_MASK             0x1fff1fff
39 #define VIDO_OFST_ADDR_MASK             0x0fffffff
40 #define VIDO_STRIDE_MASK                0x0000ffff
41 #define VIDO_OFST_ADDR_C_MASK           0x0fffffff
42 #define VIDO_STRIDE_C_MASK              0x0000ffff
43 #define VIDO_DITHER_MASK                0xff000001
44 #define VIDO_STRIDE_V_MASK              0x0000ffff
45 #define VIDO_OFST_ADDR_V_MASK           0x0fffffff
46 #define VIDO_RSV_1_MASK                 0xffffffff
47 #define VIDO_IN_SIZE_MASK               0x1fff1fff
48 #define VIDO_ROT_EN_MASK                0x00000001
49 #define VIDO_FIFO_TEST_MASK             0x00000fff
50 #define VIDO_MAT_CTRL_MASK              0x000000f3
51 #define VIDO_BASE_ADDR_MASK             0xffffffff
52 #define VIDO_BASE_ADDR_C_MASK           0xffffffff
53 #define VIDO_BASE_ADDR_V_MASK           0xffffffff
54 
55 #endif  // __MDP_REG_WROT_H__
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