/* * Copyright 2013-2014 Freescale Semiconductor, Inc. * * SPDX-License-Identifier: GPL-2.0+ */ #ifndef __ASM_ARCH_IMX_REGS_H__ #define __ASM_ARCH_IMX_REGS_H__ #define ARCH_MXC #define IRAM_BASE_ADDR 0x3F000000 /* internal ram */ #define IRAM_SIZE 0x00080000 /* 512 KB */ #define AIPS0_BASE_ADDR 0x40000000 #define AIPS1_BASE_ADDR 0x40080000 /* AIPS 0 */ #define MSCM_BASE_ADDR (AIPS0_BASE_ADDR + 0x00001000) #define MSCM_IR_BASE_ADDR (AIPS0_BASE_ADDR + 0x00001800) #define CA5SCU_BASE_ADDR (AIPS0_BASE_ADDR + 0x00002000) #define CA5_INTD_BASE_ADDR (AIPS0_BASE_ADDR + 0x00003000) #define CA5_L2C_BASE_ADDR (AIPS0_BASE_ADDR + 0x00006000) #define NIC0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00008000) #define NIC1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00009000) #define NIC2_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000A000) #define NIC3_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000B000) #define NIC4_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000C000) #define NIC5_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000D000) #define NIC6_BASE_ADDR (AIPS0_BASE_ADDR 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0x1 #if !(defined(__KERNEL_STRICT_NAMES) || defined(__ASSEMBLY__)) #include <asm/types.h> /* System Reset Controller (SRC) */ struct src { u32 scr; u32 sbmr1; u32 srsr; u32 secr; u32 gpsr; u32 sicr; u32 simr; u32 sbmr2; u32 gpr0; u32 gpr1; u32 gpr2; u32 gpr3; u32 gpr4; u32 hab0; u32 hab1; u32 hab2; u32 hab3; u32 hab4; u32 hab5; u32 misc0; u32 misc1; u32 misc2; u32 misc3; }; /* Periodic Interrupt Timer (PIT) */ struct pit_reg { u32 mcr; u32 recv0[55]; u32 ltmr64h; u32 ltmr64l; u32 recv1[6]; u32 ldval0; u32 cval0; u32 tctrl0; u32 tflg0; u32 ldval1; u32 cval1; u32 tctrl1; u32 tflg1; u32 ldval2; u32 cval2; u32 tctrl2; u32 tflg2; u32 ldval3; u32 cval3; u32 tctrl3; u32 tflg3; u32 ldval4; u32 cval4; u32 tctrl4; u32 tflg4; u32 ldval5; u32 cval5; u32 tctrl5; u32 tflg5; u32 ldval6; u32 cval6; u32 tctrl6; u32 tflg6; u32 ldval7; u32 cval7; u32 tctrl7; u32 tflg7; }; /* Watchdog Timer (WDOG) */ struct wdog_regs { u16 wcr; u16 wsr; u16 wrsr; u16 wicr; u16 wmcr; }; /* LPDDR2/DDR3 SDRAM Memory Controller (DDRMC) */ struct ddrmr_regs { u32 cr[162]; u32 rsvd[94]; u32 phy[53]; }; /* On-Chip One Time Programmable Controller (OCOTP) */ struct ocotp_regs { u32 ctrl; u32 ctrl_set; u32 ctrl_clr; u32 ctrl_tog; u32 timing; u32 rsvd0[3]; u32 data; u32 rsvd1[3]; u32 read_ctrl; u32 rsvd2[3]; u32 read_fuse_data; u32 rsvd3[7]; u32 scs; u32 scs_set; u32 scs_clr; u32 scs_tog; u32 crc_addr; u32 rsvd4[3]; u32 crc_value; u32 rsvd5[3]; u32 version; u32 rsvd6[0xdb]; struct fuse_bank { u32 fuse_regs[0x20]; } bank[16]; }; struct fuse_bank0_regs { u32 lock; u32 rsvd0[3]; u32 uid_low; u32 rsvd1[3]; u32 uid_high; u32 rsvd2[0x17]; }; struct fuse_bank4_regs { u32 sjc_resp0; u32 rsvd0[3]; u32 sjc_resp1; u32 rsvd1[3]; u32 mac_addr0; u32 rsvd2[3]; u32 mac_addr1; u32 rsvd3[3]; u32 mac_addr2; u32 rsvd4[3]; u32 mac_addr3; u32 rsvd5[3]; u32 gp1; u32 rsvd6[3]; u32 gp2; u32 rsvd7[3]; }; /* MSCM Interrupt Router */ struct mscm_ir { u32 ircp0ir; u32 ircp1ir; u32 rsvd1[6]; u32 ircpgir; u32 rsvd2[23]; u16 irsprc[112]; u16 rsvd3[848]; }; /* SCSC */ struct scsc_reg { u32 sirc_ctr; u32 sosc_ctr; }; /* MSCM */ struct mscm { u32 cpxtype; u32 cpxnum; u32 cpxmaster; u32 cpxcount; u32 cpxcfg0; u32 cpxcfg1; u32 cpxcfg2; u32 cpxcfg3; }; #endif /* __ASSEMBLER__*/ #endif /* __ASM_ARCH_IMX_REGS_H__ */