/* SPDX-License-Identifier: GPL-2.0+ */ /* Copyright (c) 2015 Quantenna Communications */ #ifndef __PEARL_PCIE_H #define __PEARL_PCIE_H /* Pearl PCIe HDP registers */ #define PCIE_HDP_CTRL(base) ((base) + 0x2c00) #define PCIE_HDP_AXI_CTRL(base) ((base) + 0x2c04) #define PCIE_HDP_HOST_WR_DESC0(base) ((base) + 0x2c10) #define PCIE_HDP_HOST_WR_DESC0_H(base) ((base) + 0x2c14) #define PCIE_HDP_HOST_WR_DESC1(base) ((base) + 0x2c18) #define PCIE_HDP_HOST_WR_DESC1_H(base) ((base) + 0x2c1c) #define PCIE_HDP_HOST_WR_DESC2(base) ((base) + 0x2c20) #define PCIE_HDP_HOST_WR_DESC2_H(base) ((base) + 0x2c24) #define PCIE_HDP_HOST_WR_DESC3(base) ((base) + 0x2c28) #define PCIE_HDP_HOST_WR_DESC4_H(base) ((base) + 0x2c2c) #define PCIE_HDP_RX_INT_CTRL(base) ((base) + 0x2c30) #define PCIE_HDP_TX_INT_CTRL(base) ((base) + 0x2c34) #define PCIE_HDP_INT_STATUS(base) ((base) + 0x2c38) #define PCIE_HDP_INT_EN(base) ((base) + 0x2c3c) #define PCIE_HDP_RX_DESC0_PTR(base) ((base) + 0x2c40) #define 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PEARL_ASSERT_INTX (BIT(9)) /* SYS CTL regs */ #define QTN_PEARL_SYSCTL_LHOST_IRQ_OFFSET (0x001C) #define QTN_PEARL_IPC_IRQ_WORD(irq) (BIT(irq) | BIT(irq + 16)) #define QTN_PEARL_LHOST_IPC_IRQ (6) #define QTN_PEARL_LHOST_EP_RESET (7) #endif /* __PEARL_PCIE_H */