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15 #define ARC_PERIPHERAL_BASE		0xF0000000
16 #define ARC_DWMMC_BASE			(ARC_PERIPHERAL_BASE + 0xA000)
17 #define ARC_DWGMAC_BASE			(ARC_PERIPHERAL_BASE + 0x18000)
24 #define CONFIG_SYS_DDR_SDRAM_BASE	0x80000000
29 	(CONFIG_SYS_SDRAM_BASE + 0x1000 - GENERATED_GBL_DATA_SIZE)
33 #define CONFIG_SYS_LOAD_ADDR		0x82000000
57 		"fatload mmc 0:1 ${loadaddr} u-boot-update.scr && " \
61 		"; fi\0" \
62 	"core_dccm_0=0x10\0" \
63 	"core_dccm_1=0x6\0" \
64 	"core_dccm_2=0x10\0" \
65 	"core_dccm_3=0x6\0" \
66 	"core_iccm_0=0x10\0" \
67 	"core_iccm_1=0x6\0" \
68 	"core_iccm_2=0x10\0" \
69 	"core_iccm_3=0x6\0" \
70 	"core_mask=0xF\0" \
71 	"dcache_ena=0x1\0" \
72 	"icache_ena=0x1\0" \
73 	"non_volatile_limit=0xE\0" \
74 	"hsdk_hs34=setenv core_mask 0x2; setenv icache_ena 0x0; \
75 setenv dcache_ena 0x0; setenv core_iccm_1 0x7; \
76 setenv core_dccm_1 0x8; setenv non_volatile_limit 0x0;\0" \
77 	"hsdk_hs36=setenv core_mask 0x1; setenv icache_ena 0x1; \
78 setenv dcache_ena 0x1; setenv core_iccm_0 0x10; \
79 setenv core_dccm_0 0x10; setenv non_volatile_limit 0xE;\0" \
80 	"hsdk_hs36_ccm=setenv core_mask 0x2; setenv icache_ena 0x1; \
81 setenv dcache_ena 0x1; setenv core_iccm_1 0x7; \
82 setenv core_dccm_1 0x8; setenv non_volatile_limit 0xE;\0" \
83 	"hsdk_hs38=setenv core_mask 0x1; setenv icache_ena 0x1; \
84 setenv dcache_ena 0x1; setenv core_iccm_0 0x10; \
85 setenv core_dccm_0 0x10; setenv non_volatile_limit 0xE;\0" \
86 	"hsdk_hs38_ccm=setenv core_mask 0x2; setenv icache_ena 0x1; \
87 setenv dcache_ena 0x1; setenv core_iccm_1 0x7; \
88 setenv core_dccm_1 0x8; setenv non_volatile_limit 0xE;\0" \
89 	"hsdk_hs38x2=setenv core_mask 0x3; setenv icache_ena 0x1; \
90 setenv dcache_ena 0x1; setenv core_iccm_0 0x10; \
91 setenv core_dccm_0 0x10; setenv non_volatile_limit 0xE; \
92 setenv core_iccm_1 0x6; setenv core_dccm_1 0x6;\0" \
93 	"hsdk_hs38x3=setenv core_mask 0x7; setenv icache_ena 0x1; \
94 setenv dcache_ena 0x1; setenv core_iccm_0 0x10; \
95 setenv core_dccm_0 0x10; setenv non_volatile_limit 0xE; \
96 setenv core_iccm_1 0x6; setenv core_dccm_1 0x6; \
97 setenv core_iccm_2 0x10; setenv core_dccm_2 0x10;\0" \
98 	"hsdk_hs38x4=setenv core_mask 0xF; setenv icache_ena 0x1; \
99 setenv dcache_ena 0x1; setenv core_iccm_0 0x10; \
100 setenv core_dccm_0 0x10; setenv non_volatile_limit 0xE; \
101 setenv core_iccm_1 0x6; setenv core_dccm_1 0x6; \
102 setenv core_iccm_2 0x10; setenv core_dccm_2 0x10; \
103 setenv core_iccm_3 0x6; setenv core_dccm_3 0x6;\0"