Lines Matching full:timing
22 u32 pwrtmg; /* 0x34 Low Power Timing*/
30 u32 rfshtmg; /* 0x64 Refresh Timing*/
46 u32 dramtmg0; /* 0x100 SDRAM Timing 0*/
47 u32 dramtmg1; /* 0x104 SDRAM Timing 1*/
48 u32 dramtmg2; /* 0x108 SDRAM Timing 2*/
49 u32 dramtmg3; /* 0x10c SDRAM Timing 3*/
50 u32 dramtmg4; /* 0x110 SDRAM Timing 4*/
51 u32 dramtmg5; /* 0x114 SDRAM Timing 5*/
52 u32 dramtmg6; /* 0x118 SDRAM Timing 6*/
53 u32 dramtmg7; /* 0x11c SDRAM Timing 7*/
54 u32 dramtmg8; /* 0x120 SDRAM Timing 8*/
56 u32 dramtmg14; /* 0x138 SDRAM Timing 14*/
57 u32 dramtmg15; /* 0x13C SDRAM Timing 15*/
63 u32 dfitmg0; /* 0x190 DFI Timing 0*/
64 u32 dfitmg1; /* 0x194 DFI Timing 1*/
147 u32 ptr0; /* 0x18 R/W PHY Timing 0*/
148 u32 ptr1; /* 0x1C R/W PHY Timing 1*/
149 u32 ptr2; /* 0x20 R/W PHY Timing 2*/
154 u32 dtpr0; /* 0x34 DRAM Timing Parameters0*/
155 u32 dtpr1; /* 0x38 DRAM Timing Parameters1*/
156 u32 dtpr2; /* 0x3C DRAM Timing Parameters2*/
171 u32 dcutpr; /* 0xd4 DCU Timing Parameters */
204 u32 dx0dqtr; /* 0x1d0 Byte lane 0 DQ Timing*/
205 u32 dx0dqstr; /* 0x1d4 Byte lane 0 DQS Timing*/
211 u32 dx1dqtr; /* 0x210 Byte lane 1 DQ Timing*/
212 u32 dx1dqstr; /* 0x214 Byte lane 1 QS Timing*/
218 u32 dx2dqtr; /* 0x250 Byte lane 2 DQ Timing*/
219 u32 dx2dqstr; /* 0x254 Byte lane 2 QS Timing*/
225 u32 dx3dqtr; /* 0x290 Byte lane 3 DQ Timing*/
226 u32 dx3dqstr; /* 0x294 Byte lane 3 QS Timing*/