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1 /* SPDX-License-Identifier: GPL-2.0 */
7 * Copyright (C) 2008-2009 coresystems GmbH
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137 #define VCAP1 0x0004 /* 32bit */
138 #define VCAP2 0x0008 /* 32bit */
139 #define PVC 0x000c /* 16bit */
140 #define PVS 0x000e /* 16bit */
142 #define V0CAP 0x0010 /* 32bit */
143 #define V0CTL 0x0014 /* 32bit */
144 #define V0STS 0x001a /* 16bit */
146 #define V1CAP 0x001c /* 32bit */
147 #define V1CTL 0x0020 /* 32bit */
148 #define V1STS 0x0026 /* 16bit */
150 #define RCTCL 0x0100 /* 32bit */
151 #define ESD 0x0104 /* 32bit */
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163 #define HDD 0x0160 /* 32bit */
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168 #define RP6BA 0x0188 /* 64bit */
170 #define RPC 0x0400 /* 32bit */
171 #define RPFN 0x0404 /* 32bit */
173 #define TRSR 0x1e00 /* 8bit */
174 #define TRCR 0x1e10 /* 64bit */
175 #define TWDR 0x1e18 /* 64bit */
177 #define IOTR0 0x1e80 /* 64bit */
178 #define IOTR1 0x1e88 /* 64bit */
179 #define IOTR2 0x1e90 /* 64bit */
180 #define IOTR3 0x1e98 /* 64bit */
182 #define TCTL 0x3000 /* 8bit */
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219 #define D29IP 0x3108 /* 32bit */
221 #define D28IP 0x310c /* 32bit */
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238 #define D22IP_IDERIP 8 /* IDE-R Pin */
241 #define D20IP 0x3128 /* 32bit */
243 #define D31IR 0x3140 /* 16bit */
244 #define D30IR 0x3142 /* 16bit */
245 #define D29IR 0x3144 /* 16bit */
246 #define D28IR 0x3146 /* 16bit */
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249 #define D25IR 0x3150 /* 16bit */
250 #define D22IR 0x315c /* 16bit */
251 #define D20IR 0x3160 /* 16bit */
252 #define OIC 0x31fe /* 16bit */
262 #define HPTC 0x3404 /* 32bit */
263 #define BUC 0x3414 /* 32bit */
265 #define FD 0x3418 /* 32bit */
266 #define DISPBDF 0x3424 /* 16bit */
267 #define FD2 0x3428 /* 32bit */
268 #define CG 0x341c /* 32bit */
355 #define INTEL_USB2_EN (1 << 18) /* Intel-Specific USB2 SMI logic */
360 #define BIOS_RLS (1 << 7) /* asserts SCI on bit set */
361 #define SWSMI_TMR_EN (1 << 6) /* start software smi timer on bit set */
365 #define BIOS_EN (1 << 2) /* Assert SMI# on setting GBL_RLS bit */
380 * pch_silicon_revision() - Read silicon device ID from the PCH
388 * pch_pch_iobp_update() - Update a pch register