Lines Matching +full:0 +full:x2e000
36 u8 res0[0x04];
38 u8 res1[0x14];
40 u8 res2[0x20];
42 u8 res3[0x10];
44 u8 res4[0x10];
46 u8 res5[0x50];
50 u8 res6[0x04];
54 u8 res7[0x04];
55 u32 sidcr0; /* System I/O Delay Configuration Register 0 */
60 u8 res8[0xC];
71 u8 res9b[0xAC];
73 u8 res9[0xB8];
86 u8 res2[0xF0];
99 u8 res0[0xE8];
134 u8 res[0xC0];
167 u8 res[0x98];
183 u8 res1[0xDC];
198 u8 res1[0xDC];
208 u8 res0[0xF4];
220 u8 res0[0xEC];
233 u8 res0[0xE8];
240 u8 res0[0xC];
244 u8 res1[0xE8];
260 gpio_n_t ioport[0x7];
261 u8 res0[0x358];
270 u8 res0[0x38];
273 u8 res1[0x38];
276 u8 res2[0x378];
291 u8 res0[0x60];
293 u8 res1[0x70];
295 u32 timing_cfg_0; /* SDRAM Timing Configuration 0 */
307 u8 res3[0x14];
310 u8 res4[0xAA8];
313 u8 res5[0x200];
317 u8 res6[0x14];
321 u8 res7[0x14];
329 u8 res8[0xA4];
331 u8 res9[0xFC];
350 u8 res2[0xEC];
357 u32 res0[0xC]; /* 0x0-0x29 reseverd */
358 u32 omisr; /* 0x30 Outbound message interrupt status register */
359 u32 omimr; /* 0x34 Outbound message interrupt mask register */
360 u32 res1[0x6]; /* 0x38-0x49 reserved */
361 u32 imr0; /* 0x50 Inbound message register 0 */
362 u32 imr1; /* 0x54 Inbound message register 1 */
363 u32 omr0; /* 0x58 Outbound message register 0 */
364 u32 omr1; /* 0x5C Outbound message register 1 */
365 u32 odr; /* 0x60 Outbound doorbell register */
366 u32 res2; /* 0x64-0x67 reserved */
367 u32 idr; /* 0x68 Inbound doorbell register */
368 u32 res3[0x5]; /* 0x6C-0x79 reserved */
369 u32 imisr; /* 0x80 Inbound message interrupt status register */
370 u32 imimr; /* 0x84 Inbound message interrupt mask register */
371 u32 res4[0x1E]; /* 0x88-0x99 reserved */
402 u8 res0[0x60];
449 u8 fixme[0x1000];
456 u8 fixme[0x1000];
463 u8 fixme[0x10000];
491 u8 res2[0x20];
494 u8 res3[0x98];
497 u8 res4[0xb8];
501 u8 res5[0x94];
505 u8 res6[0xd4];
508 u8 res7[0x38];
511 u8 res8[0x38];
516 u8 res9[0x10];
533 u8 res11[0xa0];
535 u8 res12[0x100];
540 u8 res13[0x70];
545 u8 pex_cfg_header[0x404];
547 u8 res0[0x30];
551 u8 res2[0xc];
556 u8 res4[0x18];
558 u8 res5[0x34];
560 u8 res6[0x24];
564 u8 res8[0x20];
566 u8 res9[0x88];
568 u8 res10[0xc];
570 u8 res11[0x25c];
572 u8 res12[0x160];
579 u8 fixme[0x1000];
586 u8 fixme[0x1000];
598 u8 res0[0xc];
600 u8 res1[0xdc];
608 u8 mem[0x8000];
610 u8 mem[0x10000];
618 u8 fixme[0x200];
625 u8 fixme[0x2000];
641 u8 res0[0x200];
642 u8 dll_ddr[0x100];
643 u8 dll_lbc[0x100];
644 u8 res1[0xE00];
651 u8 res2[0x1300];
653 u8 res3[0x900];
655 u8 res4[0x1000];
661 u8 res5[0x19900];
664 u8 res6[0xA000];
666 u8 res7[0xC0000];
671 #define CONFIG_SYS_MPC83xx_USB1_OFFSET 0x22000 /* use the MPH controller */
672 #define CONFIG_SYS_MPC83xx_USB2_OFFSET 0
674 #define CONFIG_SYS_MPC83xx_USB1_OFFSET 0
675 #define CONFIG_SYS_MPC83xx_USB2_OFFSET 0x23000 /* use the DR controller */
678 #define CONFIG_SYS_MPC83xx_USB1_OFFSET 0x22000
679 #define CONFIG_SYS_MPC83xx_USB2_OFFSET 0x23000
695 u8 res0[0x1300];
698 u8 res1[0x1300];
700 u8 res2[0x900];
702 u8 res3[0x1000];
706 u8 res4[0x80];
709 u8 res5[0x1aa00];
712 u8 res6[0xA000];
714 u8 res7[0xC0000];
730 u8 res0[0x1300];
733 u8 res1[0x1300];
735 u8 res2[0x900];
737 u8 res3[0x1000];
741 u8 res4[0x80];
744 u8 res5[0xa00];
746 u8 res6[0xb000];
748 u8 res7[0x1e00];
750 u8 res8[0x9000];
753 u8 res9[0x6000];
755 u8 res10[0x2000];
757 u8 res11[0xA3000];
759 u8 res12[0x1CF00];
775 u8 res0[0x1200];
778 u8 res1[0x1300];
780 u8 res2[0x900];
782 u8 res3[0x1000];
786 u8 res4[0x80];
789 u8 res5[0xa00];
791 u8 res6[0xd000];
793 u8 res7[0x7000];
796 u8 res8[0x8000];
798 u8 res9[0x1000];
800 u8 res10[0xA3000];
802 u8 res11[0xCE00];
812 u8 res0[0x200];
819 u8 res1[0x300];
820 u8 dll_ddr[0x100];
821 u8 dll_lbc[0x100];
822 u8 res2[0x200];
825 u8 res3[0x400];
828 u8 res4[0x1300];
830 u8 res5[0x900];
832 u8 res6[0x2000];
838 u8 res8[0x4A00];
840 u8 res9[0x22000];
842 u8 res10[0xC0000];
843 u8 qe[0x100000]; /* QE block */
859 u8 res0[0x300];
860 u8 dll_ddr[0x100];
861 u8 dll_lbc[0x100];
862 u8 res1[0x200];
864 u8 res2[0x800];
867 u8 res3[0x1300];
869 u8 res4[0x900];
871 u8 res5[0x2000];
877 u8 res7[0x27A00];
879 u8 res8[0xC0000];
880 u8 qe[0x100000]; /* QE block */
895 u8 res0[0x500]; /* res0 1.25 KBytes added for 8309 */
898 u8 res1[0x800];
901 u8 res2[0x1300];
903 u8 res3[0x200];
905 u8 res4[0x500];
907 u8 res5[0x1000];
908 u8 spi[0x100];
909 u8 res6[0xf00];
912 u8 res7[0x80];
915 u8 res8[0x13A00];
916 u8 can1[0x1000]; /* Flexcan 1 */
917 u8 can2[0x1000]; /* Flexcan 2 */
918 u8 res9[0x5000];
920 u8 res10[0x5000];
921 u8 can3[0x1000]; /* Flexcan 3 */
922 u8 can4[0x1000]; /* Flexcan 4 */
923 u8 res11[0x1000];
924 u8 dma1[0x2000]; /* DMA */
926 u8 res12[0xC1000];
928 u8 res13[0x8000];
929 u8 qe[0x100000]; /* QE block */
930 u8 res14[0xE00000];/* Added for 8309 */
934 #define CONFIG_SYS_MPC8xxx_DDR_OFFSET (0x2000)
937 #define CONFIG_SYS_MPC83xx_DMA_OFFSET (0x8000)
940 #define CONFIG_SYS_MPC83xx_ESDHC_OFFSET (0x2e000)
945 #define CONFIG_SYS_MPC83xx_USB1_OFFSET 0x23000
955 #define CONFIG_SYS_TSEC1_OFFSET 0x24000
956 #define CONFIG_SYS_MDIO1_OFFSET 0x24000