43 		.index = 0,
57 	struct pex_outbound_window *out_win = &pex->bridge.pex_outbound_win[0];  in mpc83xx_pcie_remap_cfg()
64 	 * Workaround for the HW bug: for Type 0 configure transactions the  in mpc83xx_pcie_remap_cfg()
66 	 * assumes that the device number bits are 0.  in mpc83xx_pcie_remap_cfg()
68 	if (devfn & 0xf8)  in mpc83xx_pcie_remap_cfg()
72 	return 0;  in mpc83xx_pcie_remap_cfg()
76 	do { *val = op((type)(addr)); } while (0)
78 	do { op((type *)(addr), (val)); } while (0)
80 #define cfg_read_err(val) do { *val = -1; } while (0)
81 #define cfg_write_err(val) do { } while (0)
96 	return 0;							\
121 	for (i = 0; i < 2; i++, reg++) {  in PCIE_OP()
122 		if (reg->size == 0)  in PCIE_OP()
130 	hose->regions[i].bus_start = 0;  in PCIE_OP()
131 	hose->regions[i].phys_start = 0;  in PCIE_OP()
138 	hose->regions[i].size = 0x100000;  in PCIE_OP()
142 	hose->last_busno = 0xff;  in PCIE_OP()
200 	out_win = &pex->bridge.pex_outbound_win[0];  in mpc83xx_pcie_init_bus()
204 	out_le32(&out_win->tarl, 0);  in mpc83xx_pcie_init_bus()
205 	out_le32(&out_win->tarh, 0);  in mpc83xx_pcie_init_bus()
207 	for (i = 0; i < 2; i++) {  in mpc83xx_pcie_init_bus()
210 		if (reg[i].size == 0)  in mpc83xx_pcie_init_bus()
216 		out_le32(&out_win->tarh, 0);  in mpc83xx_pcie_init_bus()
228 	barl = 0;  in mpc83xx_pcie_init_bus()
229 	tar = 0;  in mpc83xx_pcie_init_bus()
230 	i = 0;  in mpc83xx_pcie_init_bus()
231 	while (ram_sz > 0) {  in mpc83xx_pcie_init_bus()
234 		out_le32(&in_win->barh, 0x0);  in mpc83xx_pcie_init_bus()
236 		if (ram_sz >= 0x10000000) {  in mpc83xx_pcie_init_bus()
239 				PEX_IWAR_TYPE_PF | 0x0FFFF000);  in mpc83xx_pcie_init_bus()
240 			barl += 0x10000000;  in mpc83xx_pcie_init_bus()
241 			tar += 0x10000000;  in mpc83xx_pcie_init_bus()
242 			ram_sz -= 0x10000000;  in mpc83xx_pcie_init_bus()
248 					((ram_sz & 0xFFFFF) ? 1 : 0));  in mpc83xx_pcie_init_bus()
252 				PEX_IWAR_TYPE_PF | (ram_sz << 20) | 0xFF000);  in mpc83xx_pcie_init_bus()
253 			ram_sz = 0;  in mpc83xx_pcie_init_bus()
260 	out_le32(&in_win->barh, 0);  in mpc83xx_pcie_init_bus()
267 		in_le32(&pex->bridge.pex_int_axi_misc_enb) | 0x1E0);  in mpc83xx_pcie_init_bus()
280 	out_8(hose_cfg_base + PCI_PRIMARY_BUS, 0);  in mpc83xx_pcie_init_bus()
295 	out_le16(hose_cfg_base + PCI_STATUS, 0xffff);  in mpc83xx_pcie_init_bus()
296 	out_8(hose_cfg_base + PCI_LATENCY_TIMER, 0x80);  in mpc83xx_pcie_init_bus()
297 	out_8(hose_cfg_base + PCI_CACHE_LINE_SIZE, 0x08);  in mpc83xx_pcie_init_bus()
301 #define PCI_LTSSM	0x404 /* PCIe Link Training, Status State Machine */  in mpc83xx_pcie_init_bus()
302 #define PCI_LTSSM_L0	0x16 /* L0 state */  in mpc83xx_pcie_init_bus()
332 	for (i = 0; i < num_buses; i++)  in mpc83xx_pcie_init()