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9 #define ZYNQ_SYS_CTRL_BASEADDR 0xF8000000
10 #define ZYNQ_DEV_CFG_APB_BASEADDR 0xF8007000
11 #define ZYNQ_SCU_BASEADDR 0xF8F00000
12 #define ZYNQ_QSPI_BASEADDR 0xE000D000
13 #define ZYNQ_SMC_BASEADDR 0xE000E000
14 #define ZYNQ_NAND_BASEADDR 0xE1000000
15 #define ZYNQ_DDRC_BASEADDR 0xF8006000
16 #define ZYNQ_EFUSE_BASEADDR 0xF800D000
17 #define ZYNQ_USB_BASEADDR0 0xE0002000
18 #define ZYNQ_USB_BASEADDR1 0xE0003000
19 #define ZYNQ_OCM_BASEADDR 0xFFFC0000
22 #define ZYNQ_BM_MASK 0x7
23 #define ZYNQ_BM_QSPI 0x1
24 #define ZYNQ_BM_NOR 0x2
25 #define ZYNQ_BM_NAND 0x4
26 #define ZYNQ_BM_SD 0x5
27 #define ZYNQ_BM_JTAG 0x0
31 u32 scl; /* 0x0 */
32 u32 slcr_lock; /* 0x4 */
33 u32 slcr_unlock; /* 0x8 */
35 u32 arm_pll_ctrl; /* 0x100 */
36 u32 ddr_pll_ctrl; /* 0x104 */
37 u32 io_pll_ctrl; /* 0x108 */
39 u32 arm_clk_ctrl; /* 0x120 */
40 u32 ddr_clk_ctrl; /* 0x124 */
41 u32 dci_clk_ctrl; /* 0x128 */
42 u32 aper_clk_ctrl; /* 0x12c */
44 u32 gem0_rclk_ctrl; /* 0x138 */
45 u32 gem1_rclk_ctrl; /* 0x13c */
46 u32 gem0_clk_ctrl; /* 0x140 */
47 u32 gem1_clk_ctrl; /* 0x144 */
48 u32 smc_clk_ctrl; /* 0x148 */
49 u32 lqspi_clk_ctrl; /* 0x14c */
50 u32 sdio_clk_ctrl; /* 0x150 */
51 u32 uart_clk_ctrl; /* 0x154 */
52 u32 spi_clk_ctrl; /* 0x158 */
53 u32 can_clk_ctrl; /* 0x15c */
54 u32 can_mioclk_ctrl; /* 0x160 */
55 u32 dbg_clk_ctrl; /* 0x164 */
56 u32 pcap_clk_ctrl; /* 0x168 */
58 u32 fpga0_clk_ctrl; /* 0x170 */
60 u32 fpga1_clk_ctrl; /* 0x180 */
62 u32 fpga2_clk_ctrl; /* 0x190 */
64 u32 fpga3_clk_ctrl; /* 0x1a0 */
66 u32 clk_621_true; /* 0x1c4 */
68 u32 pss_rst_ctrl; /* 0x200 */
70 u32 fpga_rst_ctrl; /* 0x240 */
72 u32 reboot_status; /* 0x258 */
73 u32 boot_mode; /* 0x25c */
75 u32 trust_zone; /* 0x430 */ /* FIXME */
77 u32 pss_idcode; /* 0x530 */
79 u32 ddr_urgent; /* 0x600 */
81 u32 ddr_urgent_sel; /* 0x61c */
83 u32 mio_pin[54]; /* 0x700 - 0x7D4 */
85 u32 lvl_shftr_en; /* 0x900 */
87 u32 ocm_cfg; /* 0x910 */
93 u32 ctrl; /* 0x0 */
94 u32 lock; /* 0x4 */
95 u32 cfg; /* 0x8 */
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97 u32 int_mask; /* 0x10 */
98 u32 status; /* 0x14 */
99 u32 dma_src_addr; /* 0x18 */
100 u32 dma_dst_addr; /* 0x1c */
101 u32 dma_src_len; /* 0x20 */
102 u32 dma_dst_len; /* 0x24 */
103 u32 rom_shadow; /* 0x28 */
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117 u32 filter_start; /* 0x40 */
118 u32 filter_end; /* 0x44 */
124 u32 ddrc_ctrl; /* 0x0 */
126 u32 ecc_scrub; /* 0xF4 */