Lines Matching refs:J721E_CLK_PARENT_48000
32 #define J721E_CLK_PARENT_48000 0 macro
181 if (!(rate % 8000) && priv->pll_rates[J721E_CLK_PARENT_48000]) in j721e_configure_refclk()
182 clk_id = J721E_CLK_PARENT_48000; in j721e_configure_refclk()
207 clk_id == J721E_CLK_PARENT_48000 ? "PLL4" : "PLL15", in j721e_configure_refclk()
483 clocks->parent[J721E_CLK_PARENT_48000] = parent; in j721e_get_clocks()
506 !clocks->parent[J721E_CLK_PARENT_48000]) { in j721e_get_clocks()
520 [J721E_CLK_PARENT_48000] = 1179648000, /* PLL4 */
529 [J721E_CLK_PARENT_48000] = 1179648000, /* PLL4 */
537 [J721E_CLK_PARENT_48000] = 2359296000u, /* PLL4 */
574 pll = clk_get_parent(domain_clocks->parent[J721E_CLK_PARENT_48000]); in j721e_calculate_rate_range()
576 priv->pll_rates[J721E_CLK_PARENT_48000] = in j721e_calculate_rate_range()
577 match_data->pll_rates[J721E_CLK_PARENT_48000]; in j721e_calculate_rate_range()
579 priv->pll_rates[J721E_CLK_PARENT_48000] = clk_get_rate(pll); in j721e_calculate_rate_range()
584 !priv->pll_rates[J721E_CLK_PARENT_48000]) { in j721e_calculate_rate_range()
592 pll_rate = priv->pll_rates[J721E_CLK_PARENT_48000]; in j721e_calculate_rate_range()
597 if (priv->pll_rates[J721E_CLK_PARENT_48000]) in j721e_calculate_rate_range()
598 pll_rate = priv->pll_rates[J721E_CLK_PARENT_48000]; in j721e_calculate_rate_range()