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3 * PCIe host controller driver for the following SoCs
35 #include "pcie-designware.h"
300 static inline void appl_writel(struct tegra_pcie_dw *pcie, const u32 value, in appl_writel() argument
303 writel_relaxed(value, pcie->appl_base + reg); in appl_writel()
306 static inline u32 appl_readl(struct tegra_pcie_dw *pcie, const u32 reg) in appl_readl() argument
308 return readl_relaxed(pcie->appl_base + reg); in appl_readl()
315 static void tegra_pcie_icc_set(struct tegra_pcie_dw *pcie) in tegra_pcie_icc_set() argument
317 struct dw_pcie *pci = &pcie->pci; in tegra_pcie_icc_set()
320 val = dw_pcie_readw_dbi(pci, pcie->pcie_cap_base + PCI_EXP_LNKSTA); in tegra_pcie_icc_set()
327 if (icc_set_bw(pcie->icc_path, MBps_to_icc(val), 0)) in tegra_pcie_icc_set()
328 dev_err(pcie->dev, "can't set bw[%u]\n", val); in tegra_pcie_icc_set()
333 clk_set_rate(pcie->core_clk, pcie_gen_freq[speed]); in tegra_pcie_icc_set()
339 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in apply_bad_link_workaround() local
348 val = dw_pcie_readw_dbi(pci, pcie->pcie_cap_base + PCI_EXP_LNKSTA); in apply_bad_link_workaround()
351 if (pcie->init_link_width > current_link_width) { in apply_bad_link_workaround()
352 dev_warn(pci->dev, "PCIe link is bad, width reduced\n"); in apply_bad_link_workaround()
353 val = dw_pcie_readw_dbi(pci, pcie->pcie_cap_base + in apply_bad_link_workaround()
357 dw_pcie_writew_dbi(pci, pcie->pcie_cap_base + in apply_bad_link_workaround()
360 val = dw_pcie_readw_dbi(pci, pcie->pcie_cap_base + in apply_bad_link_workaround()
363 dw_pcie_writew_dbi(pci, pcie->pcie_cap_base + in apply_bad_link_workaround()
371 struct tegra_pcie_dw *pcie = arg; in tegra_pcie_rp_irq_handler() local
372 struct dw_pcie *pci = &pcie->pci; in tegra_pcie_rp_irq_handler()
377 status_l0 = appl_readl(pcie, APPL_INTR_STATUS_L0); in tegra_pcie_rp_irq_handler()
379 status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_0_0); in tegra_pcie_rp_irq_handler()
380 appl_writel(pcie, status_l1, APPL_INTR_STATUS_L1_0_0); in tegra_pcie_rp_irq_handler()
381 if (!pcie->of_data->has_sbr_reset_fix && in tegra_pcie_rp_irq_handler()
384 val = appl_readl(pcie, APPL_CAR_RESET_OVRD); in tegra_pcie_rp_irq_handler()
386 appl_writel(pcie, val, APPL_CAR_RESET_OVRD); in tegra_pcie_rp_irq_handler()
388 val = appl_readl(pcie, APPL_CAR_RESET_OVRD); in tegra_pcie_rp_irq_handler()
390 appl_writel(pcie, val, APPL_CAR_RESET_OVRD); in tegra_pcie_rp_irq_handler()
399 status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_8_0); in tegra_pcie_rp_irq_handler()
401 appl_writel(pcie, in tegra_pcie_rp_irq_handler()
407 val_w = dw_pcie_readw_dbi(pci, pcie->pcie_cap_base + in tegra_pcie_rp_irq_handler()
410 dw_pcie_writew_dbi(pci, pcie->pcie_cap_base + in tegra_pcie_rp_irq_handler()
413 appl_writel(pcie, in tegra_pcie_rp_irq_handler()
417 val_w = dw_pcie_readw_dbi(pci, pcie->pcie_cap_base + in tegra_pcie_rp_irq_handler()
425 status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_18); in tegra_pcie_rp_irq_handler()
447 static void pex_ep_event_hot_rst_done(struct tegra_pcie_dw *pcie) in pex_ep_event_hot_rst_done() argument
451 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L0); in pex_ep_event_hot_rst_done()
452 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_0_0); in pex_ep_event_hot_rst_done()
453 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_1); in pex_ep_event_hot_rst_done()
454 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_2); in pex_ep_event_hot_rst_done()
455 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_3); in pex_ep_event_hot_rst_done()
456 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_6); in pex_ep_event_hot_rst_done()
457 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_7); in pex_ep_event_hot_rst_done()
458 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_8_0); in pex_ep_event_hot_rst_done()
459 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_9); in pex_ep_event_hot_rst_done()
460 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_10); in pex_ep_event_hot_rst_done()
461 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_11); in pex_ep_event_hot_rst_done()
462 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_13); in pex_ep_event_hot_rst_done()
463 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_14); in pex_ep_event_hot_rst_done()
464 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_15); in pex_ep_event_hot_rst_done()
465 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_17); in pex_ep_event_hot_rst_done()
466 appl_writel(pcie, 0xFFFFFFFF, APPL_MSI_CTRL_2); in pex_ep_event_hot_rst_done()
468 val = appl_readl(pcie, APPL_CTRL); in pex_ep_event_hot_rst_done()
470 appl_writel(pcie, val, APPL_CTRL); in pex_ep_event_hot_rst_done()
475 struct tegra_pcie_dw *pcie = arg; in tegra_pcie_ep_irq_thread() local
476 struct dw_pcie_ep *ep = &pcie->pci.ep; in tegra_pcie_ep_irq_thread()
477 struct dw_pcie *pci = &pcie->pci; in tegra_pcie_ep_irq_thread()
480 if (test_and_clear_bit(0, &pcie->link_status)) in tegra_pcie_ep_irq_thread()
483 tegra_pcie_icc_set(pcie); in tegra_pcie_ep_irq_thread()
485 if (pcie->of_data->has_ltr_req_fix) in tegra_pcie_ep_irq_thread()
489 val = dw_pcie_readl_dbi(pci, pcie->cfg_link_cap_l1sub); in tegra_pcie_ep_irq_thread()
501 appl_writel(pcie, val, APPL_LTR_MSG_1); in tegra_pcie_ep_irq_thread()
504 val = appl_readl(pcie, APPL_LTR_MSG_2); in tegra_pcie_ep_irq_thread()
506 appl_writel(pcie, val, APPL_LTR_MSG_2); in tegra_pcie_ep_irq_thread()
510 val = appl_readl(pcie, APPL_LTR_MSG_2); in tegra_pcie_ep_irq_thread()
518 dev_err(pcie->dev, "Failed to send LTR message\n"); in tegra_pcie_ep_irq_thread()
526 struct tegra_pcie_dw *pcie = arg; in tegra_pcie_ep_hard_irq() local
530 status_l0 = appl_readl(pcie, APPL_INTR_STATUS_L0); in tegra_pcie_ep_hard_irq()
532 status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_0_0); in tegra_pcie_ep_hard_irq()
533 appl_writel(pcie, status_l1, APPL_INTR_STATUS_L1_0_0); in tegra_pcie_ep_hard_irq()
536 pex_ep_event_hot_rst_done(pcie); in tegra_pcie_ep_hard_irq()
539 link_status = appl_readl(pcie, APPL_LINK_STATUS); in tegra_pcie_ep_hard_irq()
541 dev_dbg(pcie->dev, "Link is up with Host\n"); in tegra_pcie_ep_hard_irq()
542 set_bit(0, &pcie->link_status); in tegra_pcie_ep_hard_irq()
551 status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_15); in tegra_pcie_ep_hard_irq()
552 appl_writel(pcie, status_l1, APPL_INTR_STATUS_L1_15); in tegra_pcie_ep_hard_irq()
561 dev_warn(pcie->dev, "Random interrupt (STATUS = 0x%08X)\n", in tegra_pcie_ep_hard_irq()
563 appl_writel(pcie, status_l0, APPL_INTR_STATUS_L0); in tegra_pcie_ep_hard_irq()
574 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in tegra_pcie_dw_rd_own_conf() local
582 if (!pcie->of_data->has_msix_doorbell_access_fix && in tegra_pcie_dw_rd_own_conf()
596 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in tegra_pcie_dw_wr_own_conf() local
604 if (!pcie->of_data->has_msix_doorbell_access_fix && in tegra_pcie_dw_wr_own_conf()
618 static void disable_aspm_l11(struct tegra_pcie_dw *pcie) in disable_aspm_l11() argument
622 val = dw_pcie_readl_dbi(&pcie->pci, pcie->cfg_link_cap_l1sub); in disable_aspm_l11()
624 dw_pcie_writel_dbi(&pcie->pci, pcie->cfg_link_cap_l1sub, val); in disable_aspm_l11()
627 static void disable_aspm_l12(struct tegra_pcie_dw *pcie) in disable_aspm_l12() argument
631 val = dw_pcie_readl_dbi(&pcie->pci, pcie->cfg_link_cap_l1sub); in disable_aspm_l12()
633 dw_pcie_writel_dbi(&pcie->pci, pcie->cfg_link_cap_l1sub, val); in disable_aspm_l12()
636 static inline u32 event_counter_prog(struct tegra_pcie_dw *pcie, u32 event) in event_counter_prog() argument
640 val = dw_pcie_readl_dbi(&pcie->pci, pcie->ras_des_cap + in event_counter_prog()
646 dw_pcie_writel_dbi(&pcie->pci, pcie->ras_des_cap + in event_counter_prog()
648 val = dw_pcie_readl_dbi(&pcie->pci, pcie->ras_des_cap + in event_counter_prog()
656 struct tegra_pcie_dw *pcie = (struct tegra_pcie_dw *) in aspm_state_cnt() local
661 event_counter_prog(pcie, EVENT_COUNTER_EVENT_Tx_L0S)); in aspm_state_cnt()
664 event_counter_prog(pcie, EVENT_COUNTER_EVENT_Rx_L0S)); in aspm_state_cnt()
667 event_counter_prog(pcie, EVENT_COUNTER_EVENT_L1)); in aspm_state_cnt()
670 event_counter_prog(pcie, EVENT_COUNTER_EVENT_L1_1)); in aspm_state_cnt()
673 event_counter_prog(pcie, EVENT_COUNTER_EVENT_L1_2)); in aspm_state_cnt()
676 dw_pcie_writel_dbi(&pcie->pci, pcie->ras_des_cap + in aspm_state_cnt()
683 dw_pcie_writel_dbi(&pcie->pci, pcie->ras_des_cap + in aspm_state_cnt()
689 static void init_host_aspm(struct tegra_pcie_dw *pcie) in init_host_aspm() argument
691 struct dw_pcie *pci = &pcie->pci; in init_host_aspm()
695 pcie->cfg_link_cap_l1sub = val + PCI_L1SS_CAP; in init_host_aspm()
697 pcie->ras_des_cap = dw_pcie_find_ext_capability(&pcie->pci, in init_host_aspm()
703 dw_pcie_writel_dbi(pci, pcie->ras_des_cap + in init_host_aspm()
707 val = dw_pcie_readl_dbi(pci, pcie->cfg_link_cap_l1sub); in init_host_aspm()
709 val |= (pcie->aspm_cmrt << 8); in init_host_aspm()
710 val |= (pcie->aspm_pwr_on_t << 19); in init_host_aspm()
711 dw_pcie_writel_dbi(pci, pcie->cfg_link_cap_l1sub, val); in init_host_aspm()
716 val |= (pcie->aspm_l0s_enter_lat << PORT_AFR_L0S_ENTRANCE_LAT_SHIFT); in init_host_aspm()
721 static void init_debugfs(struct tegra_pcie_dw *pcie) in init_debugfs() argument
723 debugfs_create_devm_seqfile(pcie->dev, "aspm_state_cnt", pcie->debugfs, in init_debugfs()
727 static inline void disable_aspm_l12(struct tegra_pcie_dw *pcie) { return; } in disable_aspm_l12() argument
728 static inline void disable_aspm_l11(struct tegra_pcie_dw *pcie) { return; } in disable_aspm_l11() argument
729 static inline void init_host_aspm(struct tegra_pcie_dw *pcie) { return; } in init_host_aspm() argument
730 static inline void init_debugfs(struct tegra_pcie_dw *pcie) { return; } in init_debugfs() argument
736 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in tegra_pcie_enable_system_interrupts() local
740 val = appl_readl(pcie, APPL_INTR_EN_L0_0); in tegra_pcie_enable_system_interrupts()
742 appl_writel(pcie, val, APPL_INTR_EN_L0_0); in tegra_pcie_enable_system_interrupts()
744 if (!pcie->of_data->has_sbr_reset_fix) { in tegra_pcie_enable_system_interrupts()
745 val = appl_readl(pcie, APPL_INTR_EN_L1_0_0); in tegra_pcie_enable_system_interrupts()
747 appl_writel(pcie, val, APPL_INTR_EN_L1_0_0); in tegra_pcie_enable_system_interrupts()
750 if (pcie->enable_cdm_check) { in tegra_pcie_enable_system_interrupts()
751 val = appl_readl(pcie, APPL_INTR_EN_L0_0); in tegra_pcie_enable_system_interrupts()
752 val |= pcie->of_data->cdm_chk_int_en_bit; in tegra_pcie_enable_system_interrupts()
753 appl_writel(pcie, val, APPL_INTR_EN_L0_0); in tegra_pcie_enable_system_interrupts()
755 val = appl_readl(pcie, APPL_INTR_EN_L1_18); in tegra_pcie_enable_system_interrupts()
758 appl_writel(pcie, val, APPL_INTR_EN_L1_18); in tegra_pcie_enable_system_interrupts()
761 val_w = dw_pcie_readw_dbi(&pcie->pci, pcie->pcie_cap_base + in tegra_pcie_enable_system_interrupts()
763 pcie->init_link_width = FIELD_GET(PCI_EXP_LNKSTA_NLW, val_w); in tegra_pcie_enable_system_interrupts()
765 val_w = dw_pcie_readw_dbi(&pcie->pci, pcie->pcie_cap_base + in tegra_pcie_enable_system_interrupts()
768 dw_pcie_writew_dbi(&pcie->pci, pcie->pcie_cap_base + PCI_EXP_LNKCTL, in tegra_pcie_enable_system_interrupts()
775 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in tegra_pcie_enable_legacy_interrupts() local
779 val = appl_readl(pcie, APPL_INTR_EN_L0_0); in tegra_pcie_enable_legacy_interrupts()
782 appl_writel(pcie, val, APPL_INTR_EN_L0_0); in tegra_pcie_enable_legacy_interrupts()
784 val = appl_readl(pcie, APPL_INTR_EN_L1_8_0); in tegra_pcie_enable_legacy_interrupts()
790 appl_writel(pcie, val, APPL_INTR_EN_L1_8_0); in tegra_pcie_enable_legacy_interrupts()
796 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in tegra_pcie_enable_msi_interrupts() local
800 val = appl_readl(pcie, APPL_INTR_EN_L0_0); in tegra_pcie_enable_msi_interrupts()
803 appl_writel(pcie, val, APPL_INTR_EN_L0_0); in tegra_pcie_enable_msi_interrupts()
809 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in tegra_pcie_enable_interrupts() local
812 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L0); in tegra_pcie_enable_interrupts()
813 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_0_0); in tegra_pcie_enable_interrupts()
814 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_1); in tegra_pcie_enable_interrupts()
815 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_2); in tegra_pcie_enable_interrupts()
816 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_3); in tegra_pcie_enable_interrupts()
817 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_6); in tegra_pcie_enable_interrupts()
818 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_7); in tegra_pcie_enable_interrupts()
819 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_8_0); in tegra_pcie_enable_interrupts()
820 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_9); in tegra_pcie_enable_interrupts()
821 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_10); in tegra_pcie_enable_interrupts()
822 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_11); in tegra_pcie_enable_interrupts()
823 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_13); in tegra_pcie_enable_interrupts()
824 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_14); in tegra_pcie_enable_interrupts()
825 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_15); in tegra_pcie_enable_interrupts()
826 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_17); in tegra_pcie_enable_interrupts()
834 static void config_gen3_gen4_eq_presets(struct tegra_pcie_dw *pcie) in config_gen3_gen4_eq_presets() argument
836 struct dw_pcie *pci = &pcie->pci; in config_gen3_gen4_eq_presets()
840 for (i = 0; i < pcie->num_lanes; i++) { in config_gen3_gen4_eq_presets()
878 val |= (pcie->of_data->gen4_preset_vec << in config_gen3_gen4_eq_presets()
891 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in tegra_pcie_dw_host_init() local
897 if (!pcie->pcie_cap_base) in tegra_pcie_dw_host_init()
898 pcie->pcie_cap_base = dw_pcie_find_capability(&pcie->pci, in tegra_pcie_dw_host_init()
920 val = dw_pcie_readl_dbi(pci, pcie->pcie_cap_base + PCI_EXP_LNKCAP); in tegra_pcie_dw_host_init()
922 val |= FIELD_PREP(PCI_EXP_LNKCAP_MLW, pcie->num_lanes); in tegra_pcie_dw_host_init()
923 dw_pcie_writel_dbi(pci, pcie->pcie_cap_base + PCI_EXP_LNKCAP, val); in tegra_pcie_dw_host_init()
926 if (pcie->enable_srns) { in tegra_pcie_dw_host_init()
927 val_16 = dw_pcie_readw_dbi(pci, pcie->pcie_cap_base + in tegra_pcie_dw_host_init()
930 dw_pcie_writew_dbi(pci, pcie->pcie_cap_base + PCI_EXP_LNKSTA, in tegra_pcie_dw_host_init()
934 config_gen3_gen4_eq_presets(pcie); in tegra_pcie_dw_host_init()
936 init_host_aspm(pcie); in tegra_pcie_dw_host_init()
939 if (!pcie->supports_clkreq) { in tegra_pcie_dw_host_init()
940 disable_aspm_l11(pcie); in tegra_pcie_dw_host_init()
941 disable_aspm_l12(pcie); in tegra_pcie_dw_host_init()
944 if (!pcie->of_data->has_l1ss_exit_fix) { in tegra_pcie_dw_host_init()
950 if (pcie->update_fc_fixup) { in tegra_pcie_dw_host_init()
956 clk_set_rate(pcie->core_clk, GEN4_CORE_CLK_FREQ); in tegra_pcie_dw_host_init()
963 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in tegra_pcie_dw_start_link() local
968 if (pcie->of_data->mode == DW_PCIE_EP_TYPE) { in tegra_pcie_dw_start_link()
969 enable_irq(pcie->pex_rst_irq); in tegra_pcie_dw_start_link()
975 val = appl_readl(pcie, APPL_PINMUX); in tegra_pcie_dw_start_link()
977 appl_writel(pcie, val, APPL_PINMUX); in tegra_pcie_dw_start_link()
982 val = appl_readl(pcie, APPL_CTRL); in tegra_pcie_dw_start_link()
984 appl_writel(pcie, val, APPL_CTRL); in tegra_pcie_dw_start_link()
987 val = appl_readl(pcie, APPL_PINMUX); in tegra_pcie_dw_start_link()
989 appl_writel(pcie, val, APPL_PINMUX); in tegra_pcie_dw_start_link()
1004 val = appl_readl(pcie, APPL_DEBUG); in tegra_pcie_dw_start_link()
1007 tmp = appl_readl(pcie, APPL_LINK_STATUS); in tegra_pcie_dw_start_link()
1017 val = appl_readl(pcie, APPL_CTRL); in tegra_pcie_dw_start_link()
1019 appl_writel(pcie, val, APPL_CTRL); in tegra_pcie_dw_start_link()
1021 reset_control_assert(pcie->core_rst); in tegra_pcie_dw_start_link()
1022 reset_control_deassert(pcie->core_rst); in tegra_pcie_dw_start_link()
1036 tegra_pcie_icc_set(pcie); in tegra_pcie_dw_start_link()
1045 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in tegra_pcie_dw_link_up() local
1046 u32 val = dw_pcie_readw_dbi(pci, pcie->pcie_cap_base + PCI_EXP_LNKSTA); in tegra_pcie_dw_link_up()
1053 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in tegra_pcie_dw_stop_link() local
1055 disable_irq(pcie->pex_rst_irq); in tegra_pcie_dw_stop_link()
1068 static void tegra_pcie_disable_phy(struct tegra_pcie_dw *pcie) in tegra_pcie_disable_phy() argument
1070 unsigned int phy_count = pcie->phy_count; in tegra_pcie_disable_phy()
1073 phy_power_off(pcie->phys[phy_count]); in tegra_pcie_disable_phy()
1074 phy_exit(pcie->phys[phy_count]); in tegra_pcie_disable_phy()
1078 static int tegra_pcie_enable_phy(struct tegra_pcie_dw *pcie) in tegra_pcie_enable_phy() argument
1083 for (i = 0; i < pcie->phy_count; i++) { in tegra_pcie_enable_phy()
1084 ret = phy_init(pcie->phys[i]); in tegra_pcie_enable_phy()
1088 ret = phy_power_on(pcie->phys[i]); in tegra_pcie_enable_phy()
1097 phy_power_off(pcie->phys[i]); in tegra_pcie_enable_phy()
1099 phy_exit(pcie->phys[i]); in tegra_pcie_enable_phy()
1105 static int tegra_pcie_dw_parse_dt(struct tegra_pcie_dw *pcie) in tegra_pcie_dw_parse_dt() argument
1107 struct platform_device *pdev = to_platform_device(pcie->dev); in tegra_pcie_dw_parse_dt()
1108 struct device_node *np = pcie->dev->of_node; in tegra_pcie_dw_parse_dt()
1111 pcie->dbi_res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dbi"); in tegra_pcie_dw_parse_dt()
1112 if (!pcie->dbi_res) { in tegra_pcie_dw_parse_dt()
1113 dev_err(pcie->dev, "Failed to find \"dbi\" region\n"); in tegra_pcie_dw_parse_dt()
1117 ret = of_property_read_u32(np, "nvidia,aspm-cmrt-us", &pcie->aspm_cmrt); in tegra_pcie_dw_parse_dt()
1119 dev_info(pcie->dev, "Failed to read ASPM T_cmrt: %d\n", ret); in tegra_pcie_dw_parse_dt()
1124 &pcie->aspm_pwr_on_t); in tegra_pcie_dw_parse_dt()
1126 dev_info(pcie->dev, "Failed to read ASPM Power On time: %d\n", in tegra_pcie_dw_parse_dt()
1130 &pcie->aspm_l0s_enter_lat); in tegra_pcie_dw_parse_dt()
1132 dev_info(pcie->dev, in tegra_pcie_dw_parse_dt()
1135 ret = of_property_read_u32(np, "num-lanes", &pcie->num_lanes); in tegra_pcie_dw_parse_dt()
1137 dev_err(pcie->dev, "Failed to read num-lanes: %d\n", ret); in tegra_pcie_dw_parse_dt()
1141 ret = of_property_read_u32_index(np, "nvidia,bpmp", 1, &pcie->cid); in tegra_pcie_dw_parse_dt()
1143 dev_err(pcie->dev, "Failed to read Controller-ID: %d\n", ret); in tegra_pcie_dw_parse_dt()
1149 dev_err(pcie->dev, "Failed to find PHY entries: %d\n", in tegra_pcie_dw_parse_dt()
1153 pcie->phy_count = ret; in tegra_pcie_dw_parse_dt()
1156 pcie->update_fc_fixup = true; in tegra_pcie_dw_parse_dt()
1159 if (pcie->of_data->version == TEGRA194_DWC_IP_VER) { in tegra_pcie_dw_parse_dt()
1160 if (pcie->of_data->mode == DW_PCIE_EP_TYPE) in tegra_pcie_dw_parse_dt()
1161 pcie->enable_ext_refclk = true; in tegra_pcie_dw_parse_dt()
1163 pcie->enable_ext_refclk = in tegra_pcie_dw_parse_dt()
1164 of_property_read_bool(pcie->dev->of_node, in tegra_pcie_dw_parse_dt()
1168 pcie->supports_clkreq = in tegra_pcie_dw_parse_dt()
1169 of_property_read_bool(pcie->dev->of_node, "supports-clkreq"); in tegra_pcie_dw_parse_dt()
1171 pcie->enable_cdm_check = in tegra_pcie_dw_parse_dt()
1174 if (pcie->of_data->version == TEGRA234_DWC_IP_VER) in tegra_pcie_dw_parse_dt()
1175 pcie->enable_srns = in tegra_pcie_dw_parse_dt()
1178 if (pcie->of_data->mode == DW_PCIE_RC_TYPE) in tegra_pcie_dw_parse_dt()
1182 pcie->pex_rst_gpiod = devm_gpiod_get(pcie->dev, "reset", GPIOD_IN); in tegra_pcie_dw_parse_dt()
1183 if (IS_ERR(pcie->pex_rst_gpiod)) { in tegra_pcie_dw_parse_dt()
1184 int err = PTR_ERR(pcie->pex_rst_gpiod); in tegra_pcie_dw_parse_dt()
1190 dev_printk(level, pcie->dev, in tegra_pcie_dw_parse_dt()
1196 pcie->pex_refclk_sel_gpiod = devm_gpiod_get(pcie->dev, in tegra_pcie_dw_parse_dt()
1199 if (IS_ERR(pcie->pex_refclk_sel_gpiod)) { in tegra_pcie_dw_parse_dt()
1200 int err = PTR_ERR(pcie->pex_refclk_sel_gpiod); in tegra_pcie_dw_parse_dt()
1206 dev_printk(level, pcie->dev, in tegra_pcie_dw_parse_dt()
1209 pcie->pex_refclk_sel_gpiod = NULL; in tegra_pcie_dw_parse_dt()
1215 static int tegra_pcie_bpmp_set_ctrl_state(struct tegra_pcie_dw *pcie, in tegra_pcie_bpmp_set_ctrl_state() argument
1226 if (pcie->of_data->version == TEGRA194_DWC_IP_VER && pcie->cid == 5) in tegra_pcie_bpmp_set_ctrl_state()
1233 req.controller_state.pcie_controller = pcie->cid; in tegra_pcie_bpmp_set_ctrl_state()
1243 return tegra_bpmp_transfer(pcie->bpmp, &msg); in tegra_pcie_bpmp_set_ctrl_state()
1246 static int tegra_pcie_bpmp_set_pll_state(struct tegra_pcie_dw *pcie, in tegra_pcie_bpmp_set_pll_state() argument
1258 req.ep_ctrlr_pll_init.ep_controller = pcie->cid; in tegra_pcie_bpmp_set_pll_state()
1261 req.ep_ctrlr_pll_off.ep_controller = pcie->cid; in tegra_pcie_bpmp_set_pll_state()
1271 return tegra_bpmp_transfer(pcie->bpmp, &msg); in tegra_pcie_bpmp_set_pll_state()
1274 static void tegra_pcie_downstream_dev_to_D0(struct tegra_pcie_dw *pcie) in tegra_pcie_downstream_dev_to_D0() argument
1276 struct dw_pcie_rp *pp = &pcie->pci.pp; in tegra_pcie_downstream_dev_to_D0()
1298 dev_err(pcie->dev, "Failed to find downstream devices\n"); in tegra_pcie_downstream_dev_to_D0()
1305 dev_err(pcie->dev, in tegra_pcie_downstream_dev_to_D0()
1312 static int tegra_pcie_get_slot_regulators(struct tegra_pcie_dw *pcie) in tegra_pcie_get_slot_regulators() argument
1314 pcie->slot_ctl_3v3 = devm_regulator_get_optional(pcie->dev, "vpcie3v3"); in tegra_pcie_get_slot_regulators()
1315 if (IS_ERR(pcie->slot_ctl_3v3)) { in tegra_pcie_get_slot_regulators()
1316 if (PTR_ERR(pcie->slot_ctl_3v3) != -ENODEV) in tegra_pcie_get_slot_regulators()
1317 return PTR_ERR(pcie->slot_ctl_3v3); in tegra_pcie_get_slot_regulators()
1319 pcie->slot_ctl_3v3 = NULL; in tegra_pcie_get_slot_regulators()
1322 pcie->slot_ctl_12v = devm_regulator_get_optional(pcie->dev, "vpcie12v"); in tegra_pcie_get_slot_regulators()
1323 if (IS_ERR(pcie->slot_ctl_12v)) { in tegra_pcie_get_slot_regulators()
1324 if (PTR_ERR(pcie->slot_ctl_12v) != -ENODEV) in tegra_pcie_get_slot_regulators()
1325 return PTR_ERR(pcie->slot_ctl_12v); in tegra_pcie_get_slot_regulators()
1327 pcie->slot_ctl_12v = NULL; in tegra_pcie_get_slot_regulators()
1333 static int tegra_pcie_enable_slot_regulators(struct tegra_pcie_dw *pcie) in tegra_pcie_enable_slot_regulators() argument
1337 if (pcie->slot_ctl_3v3) { in tegra_pcie_enable_slot_regulators()
1338 ret = regulator_enable(pcie->slot_ctl_3v3); in tegra_pcie_enable_slot_regulators()
1340 dev_err(pcie->dev, in tegra_pcie_enable_slot_regulators()
1346 if (pcie->slot_ctl_12v) { in tegra_pcie_enable_slot_regulators()
1347 ret = regulator_enable(pcie->slot_ctl_12v); in tegra_pcie_enable_slot_regulators()
1349 dev_err(pcie->dev, in tegra_pcie_enable_slot_regulators()
1360 if (pcie->slot_ctl_3v3 || pcie->slot_ctl_12v) in tegra_pcie_enable_slot_regulators()
1366 if (pcie->slot_ctl_3v3) in tegra_pcie_enable_slot_regulators()
1367 regulator_disable(pcie->slot_ctl_3v3); in tegra_pcie_enable_slot_regulators()
1371 static void tegra_pcie_disable_slot_regulators(struct tegra_pcie_dw *pcie) in tegra_pcie_disable_slot_regulators() argument
1373 if (pcie->slot_ctl_12v) in tegra_pcie_disable_slot_regulators()
1374 regulator_disable(pcie->slot_ctl_12v); in tegra_pcie_disable_slot_regulators()
1375 if (pcie->slot_ctl_3v3) in tegra_pcie_disable_slot_regulators()
1376 regulator_disable(pcie->slot_ctl_3v3); in tegra_pcie_disable_slot_regulators()
1379 static int tegra_pcie_config_controller(struct tegra_pcie_dw *pcie, in tegra_pcie_config_controller() argument
1385 ret = tegra_pcie_bpmp_set_ctrl_state(pcie, true); in tegra_pcie_config_controller()
1387 dev_err(pcie->dev, in tegra_pcie_config_controller()
1388 "Failed to enable controller %u: %d\n", pcie->cid, ret); in tegra_pcie_config_controller()
1392 if (pcie->enable_ext_refclk) { in tegra_pcie_config_controller()
1393 ret = tegra_pcie_bpmp_set_pll_state(pcie, true); in tegra_pcie_config_controller()
1395 dev_err(pcie->dev, "Failed to init UPHY: %d\n", ret); in tegra_pcie_config_controller()
1400 ret = tegra_pcie_enable_slot_regulators(pcie); in tegra_pcie_config_controller()
1404 ret = regulator_enable(pcie->pex_ctl_supply); in tegra_pcie_config_controller()
1406 dev_err(pcie->dev, "Failed to enable regulator: %d\n", ret); in tegra_pcie_config_controller()
1410 ret = clk_prepare_enable(pcie->core_clk); in tegra_pcie_config_controller()
1412 dev_err(pcie->dev, "Failed to enable core clock: %d\n", ret); in tegra_pcie_config_controller()
1416 ret = reset_control_deassert(pcie->core_apb_rst); in tegra_pcie_config_controller()
1418 dev_err(pcie->dev, "Failed to deassert core APB reset: %d\n", in tegra_pcie_config_controller()
1423 if (en_hw_hot_rst || pcie->of_data->has_sbr_reset_fix) { in tegra_pcie_config_controller()
1425 val = appl_readl(pcie, APPL_CTRL); in tegra_pcie_config_controller()
1431 appl_writel(pcie, val, APPL_CTRL); in tegra_pcie_config_controller()
1434 ret = tegra_pcie_enable_phy(pcie); in tegra_pcie_config_controller()
1436 dev_err(pcie->dev, "Failed to enable PHY: %d\n", ret); in tegra_pcie_config_controller()
1441 appl_writel(pcie, pcie->dbi_res->start & APPL_CFG_BASE_ADDR_MASK, in tegra_pcie_config_controller()
1445 appl_writel(pcie, APPL_DM_TYPE_RP, APPL_DM_TYPE); in tegra_pcie_config_controller()
1447 appl_writel(pcie, 0x0, APPL_CFG_SLCG_OVERRIDE); in tegra_pcie_config_controller()
1449 val = appl_readl(pcie, APPL_CTRL); in tegra_pcie_config_controller()
1450 appl_writel(pcie, val | APPL_CTRL_SYS_PRE_DET_STATE, APPL_CTRL); in tegra_pcie_config_controller()
1452 val = appl_readl(pcie, APPL_CFG_MISC); in tegra_pcie_config_controller()
1454 appl_writel(pcie, val, APPL_CFG_MISC); in tegra_pcie_config_controller()
1456 if (pcie->enable_srns || pcie->enable_ext_refclk) { in tegra_pcie_config_controller()
1458 * When Tegra PCIe RP is using external clock, it cannot supply in tegra_pcie_config_controller()
1459 * same clock to its downstream hierarchy. Hence, gate PCIe RP in tegra_pcie_config_controller()
1463 val = appl_readl(pcie, APPL_PINMUX); in tegra_pcie_config_controller()
1466 appl_writel(pcie, val, APPL_PINMUX); in tegra_pcie_config_controller()
1469 if (!pcie->supports_clkreq) { in tegra_pcie_config_controller()
1470 val = appl_readl(pcie, APPL_PINMUX); in tegra_pcie_config_controller()
1473 appl_writel(pcie, val, APPL_PINMUX); in tegra_pcie_config_controller()
1477 appl_writel(pcie, in tegra_pcie_config_controller()
1478 pcie->atu_dma_res->start & APPL_CFG_IATU_DMA_BASE_ADDR_MASK, in tegra_pcie_config_controller()
1481 reset_control_deassert(pcie->core_rst); in tegra_pcie_config_controller()
1486 reset_control_assert(pcie->core_apb_rst); in tegra_pcie_config_controller()
1488 clk_disable_unprepare(pcie->core_clk); in tegra_pcie_config_controller()
1490 regulator_disable(pcie->pex_ctl_supply); in tegra_pcie_config_controller()
1492 tegra_pcie_disable_slot_regulators(pcie); in tegra_pcie_config_controller()
1494 if (pcie->enable_ext_refclk) in tegra_pcie_config_controller()
1495 tegra_pcie_bpmp_set_pll_state(pcie, false); in tegra_pcie_config_controller()
1497 tegra_pcie_bpmp_set_ctrl_state(pcie, false); in tegra_pcie_config_controller()
1502 static void tegra_pcie_unconfig_controller(struct tegra_pcie_dw *pcie) in tegra_pcie_unconfig_controller() argument
1506 ret = reset_control_assert(pcie->core_rst); in tegra_pcie_unconfig_controller()
1508 dev_err(pcie->dev, "Failed to assert \"core\" reset: %d\n", ret); in tegra_pcie_unconfig_controller()
1510 tegra_pcie_disable_phy(pcie); in tegra_pcie_unconfig_controller()
1512 ret = reset_control_assert(pcie->core_apb_rst); in tegra_pcie_unconfig_controller()
1514 dev_err(pcie->dev, "Failed to assert APB reset: %d\n", ret); in tegra_pcie_unconfig_controller()
1516 clk_disable_unprepare(pcie->core_clk); in tegra_pcie_unconfig_controller()
1518 ret = regulator_disable(pcie->pex_ctl_supply); in tegra_pcie_unconfig_controller()
1520 dev_err(pcie->dev, "Failed to disable regulator: %d\n", ret); in tegra_pcie_unconfig_controller()
1522 tegra_pcie_disable_slot_regulators(pcie); in tegra_pcie_unconfig_controller()
1524 if (pcie->enable_ext_refclk) { in tegra_pcie_unconfig_controller()
1525 ret = tegra_pcie_bpmp_set_pll_state(pcie, false); in tegra_pcie_unconfig_controller()
1527 dev_err(pcie->dev, "Failed to deinit UPHY: %d\n", ret); in tegra_pcie_unconfig_controller()
1530 ret = tegra_pcie_bpmp_set_ctrl_state(pcie, false); in tegra_pcie_unconfig_controller()
1532 dev_err(pcie->dev, "Failed to disable controller %d: %d\n", in tegra_pcie_unconfig_controller()
1533 pcie->cid, ret); in tegra_pcie_unconfig_controller()
1536 static int tegra_pcie_init_controller(struct tegra_pcie_dw *pcie) in tegra_pcie_init_controller() argument
1538 struct dw_pcie *pci = &pcie->pci; in tegra_pcie_init_controller()
1542 ret = tegra_pcie_config_controller(pcie, false); in tegra_pcie_init_controller()
1550 dev_err(pcie->dev, "Failed to add PCIe port: %d\n", ret); in tegra_pcie_init_controller()
1557 tegra_pcie_unconfig_controller(pcie); in tegra_pcie_init_controller()
1561 static int tegra_pcie_try_link_l2(struct tegra_pcie_dw *pcie) in tegra_pcie_try_link_l2() argument
1565 if (!tegra_pcie_dw_link_up(&pcie->pci)) in tegra_pcie_try_link_l2()
1568 val = appl_readl(pcie, APPL_RADM_STATUS); in tegra_pcie_try_link_l2()
1570 appl_writel(pcie, val, APPL_RADM_STATUS); in tegra_pcie_try_link_l2()
1572 return readl_poll_timeout_atomic(pcie->appl_base + APPL_DEBUG, val, in tegra_pcie_try_link_l2()
1577 static void tegra_pcie_dw_pme_turnoff(struct tegra_pcie_dw *pcie) in tegra_pcie_dw_pme_turnoff() argument
1582 if (!tegra_pcie_dw_link_up(&pcie->pci)) { in tegra_pcie_dw_pme_turnoff()
1583 dev_dbg(pcie->dev, "PCIe link is not up...!\n"); in tegra_pcie_dw_pme_turnoff()
1588 * PCIe controller exits from L2 only if reset is applied, so in tegra_pcie_dw_pme_turnoff()
1595 appl_writel(pcie, 0x0, APPL_INTR_EN_L0_0); in tegra_pcie_dw_pme_turnoff()
1597 if (tegra_pcie_try_link_l2(pcie)) { in tegra_pcie_dw_pme_turnoff()
1598 dev_info(pcie->dev, "Link didn't transition to L2 state\n"); in tegra_pcie_dw_pme_turnoff()
1605 data = appl_readl(pcie, APPL_PINMUX); in tegra_pcie_dw_pme_turnoff()
1607 appl_writel(pcie, data, APPL_PINMUX); in tegra_pcie_dw_pme_turnoff()
1613 data = readl(pcie->appl_base + APPL_CTRL); in tegra_pcie_dw_pme_turnoff()
1615 writel(data, pcie->appl_base + APPL_CTRL); in tegra_pcie_dw_pme_turnoff()
1617 err = readl_poll_timeout_atomic(pcie->appl_base + APPL_DEBUG, in tegra_pcie_dw_pme_turnoff()
1625 dev_info(pcie->dev, "Link didn't go to detect state\n"); in tegra_pcie_dw_pme_turnoff()
1631 data = appl_readl(pcie, APPL_PINMUX); in tegra_pcie_dw_pme_turnoff()
1636 appl_writel(pcie, data, APPL_PINMUX); in tegra_pcie_dw_pme_turnoff()
1639 static void tegra_pcie_deinit_controller(struct tegra_pcie_dw *pcie) in tegra_pcie_deinit_controller() argument
1641 tegra_pcie_downstream_dev_to_D0(pcie); in tegra_pcie_deinit_controller()
1642 dw_pcie_host_deinit(&pcie->pci.pp); in tegra_pcie_deinit_controller()
1643 tegra_pcie_dw_pme_turnoff(pcie); in tegra_pcie_deinit_controller()
1644 tegra_pcie_unconfig_controller(pcie); in tegra_pcie_deinit_controller()
1647 static int tegra_pcie_config_rp(struct tegra_pcie_dw *pcie) in tegra_pcie_config_rp() argument
1649 struct device *dev = pcie->dev; in tegra_pcie_config_rp()
1657 dev_err(dev, "Failed to get runtime sync for PCIe dev: %d\n", in tegra_pcie_config_rp()
1668 ret = tegra_pcie_init_controller(pcie); in tegra_pcie_config_rp()
1674 pcie->link_state = tegra_pcie_dw_link_up(&pcie->pci); in tegra_pcie_config_rp()
1675 if (!pcie->link_state) { in tegra_pcie_config_rp()
1686 pcie->debugfs = debugfs_create_dir(name, NULL); in tegra_pcie_config_rp()
1687 init_debugfs(pcie); in tegra_pcie_config_rp()
1692 tegra_pcie_deinit_controller(pcie); in tegra_pcie_config_rp()
1699 static void pex_ep_event_pex_rst_assert(struct tegra_pcie_dw *pcie) in pex_ep_event_pex_rst_assert() argument
1704 if (pcie->ep_state == EP_STATE_DISABLED) in pex_ep_event_pex_rst_assert()
1708 val = appl_readl(pcie, APPL_CTRL); in pex_ep_event_pex_rst_assert()
1710 appl_writel(pcie, val, APPL_CTRL); in pex_ep_event_pex_rst_assert()
1712 ret = readl_poll_timeout(pcie->appl_base + APPL_DEBUG, val, in pex_ep_event_pex_rst_assert()
1718 dev_err(pcie->dev, "Failed to go Detect state: %d\n", ret); in pex_ep_event_pex_rst_assert()
1720 reset_control_assert(pcie->core_rst); in pex_ep_event_pex_rst_assert()
1722 tegra_pcie_disable_phy(pcie); in pex_ep_event_pex_rst_assert()
1724 reset_control_assert(pcie->core_apb_rst); in pex_ep_event_pex_rst_assert()
1726 clk_disable_unprepare(pcie->core_clk); in pex_ep_event_pex_rst_assert()
1728 pm_runtime_put_sync(pcie->dev); in pex_ep_event_pex_rst_assert()
1730 if (pcie->enable_ext_refclk) { in pex_ep_event_pex_rst_assert()
1731 ret = tegra_pcie_bpmp_set_pll_state(pcie, false); in pex_ep_event_pex_rst_assert()
1733 dev_err(pcie->dev, "Failed to turn off UPHY: %d\n", in pex_ep_event_pex_rst_assert()
1737 ret = tegra_pcie_bpmp_set_pll_state(pcie, false); in pex_ep_event_pex_rst_assert()
1739 dev_err(pcie->dev, "Failed to turn off UPHY: %d\n", ret); in pex_ep_event_pex_rst_assert()
1741 pcie->ep_state = EP_STATE_DISABLED; in pex_ep_event_pex_rst_assert()
1742 dev_dbg(pcie->dev, "Uninitialization of endpoint is completed\n"); in pex_ep_event_pex_rst_assert()
1745 static void pex_ep_event_pex_rst_deassert(struct tegra_pcie_dw *pcie) in pex_ep_event_pex_rst_deassert() argument
1747 struct dw_pcie *pci = &pcie->pci; in pex_ep_event_pex_rst_deassert()
1749 struct device *dev = pcie->dev; in pex_ep_event_pex_rst_deassert()
1754 if (pcie->ep_state == EP_STATE_ENABLED) in pex_ep_event_pex_rst_deassert()
1759 dev_err(dev, "Failed to get runtime sync for PCIe dev: %d\n", in pex_ep_event_pex_rst_deassert()
1764 ret = tegra_pcie_bpmp_set_ctrl_state(pcie, true); in pex_ep_event_pex_rst_deassert()
1766 dev_err(pcie->dev, "Failed to enable controller %u: %d\n", in pex_ep_event_pex_rst_deassert()
1767 pcie->cid, ret); in pex_ep_event_pex_rst_deassert()
1771 if (pcie->enable_ext_refclk) { in pex_ep_event_pex_rst_deassert()
1772 ret = tegra_pcie_bpmp_set_pll_state(pcie, true); in pex_ep_event_pex_rst_deassert()
1774 dev_err(dev, "Failed to init UPHY for PCIe EP: %d\n", in pex_ep_event_pex_rst_deassert()
1780 ret = clk_prepare_enable(pcie->core_clk); in pex_ep_event_pex_rst_deassert()
1786 ret = reset_control_deassert(pcie->core_apb_rst); in pex_ep_event_pex_rst_deassert()
1792 ret = tegra_pcie_enable_phy(pcie); in pex_ep_event_pex_rst_deassert()
1799 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L0); in pex_ep_event_pex_rst_deassert()
1800 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_0_0); in pex_ep_event_pex_rst_deassert()
1801 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_1); in pex_ep_event_pex_rst_deassert()
1802 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_2); in pex_ep_event_pex_rst_deassert()
1803 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_3); in pex_ep_event_pex_rst_deassert()
1804 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_6); in pex_ep_event_pex_rst_deassert()
1805 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_7); in pex_ep_event_pex_rst_deassert()
1806 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_8_0); in pex_ep_event_pex_rst_deassert()
1807 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_9); in pex_ep_event_pex_rst_deassert()
1808 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_10); in pex_ep_event_pex_rst_deassert()
1809 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_11); in pex_ep_event_pex_rst_deassert()
1810 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_13); in pex_ep_event_pex_rst_deassert()
1811 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_14); in pex_ep_event_pex_rst_deassert()
1812 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_15); in pex_ep_event_pex_rst_deassert()
1813 appl_writel(pcie, 0xFFFFFFFF, APPL_INTR_STATUS_L1_17); in pex_ep_event_pex_rst_deassert()
1816 val = appl_readl(pcie, APPL_DM_TYPE); in pex_ep_event_pex_rst_deassert()
1819 appl_writel(pcie, val, APPL_DM_TYPE); in pex_ep_event_pex_rst_deassert()
1821 appl_writel(pcie, 0x0, APPL_CFG_SLCG_OVERRIDE); in pex_ep_event_pex_rst_deassert()
1823 val = appl_readl(pcie, APPL_CTRL); in pex_ep_event_pex_rst_deassert()
1826 appl_writel(pcie, val, APPL_CTRL); in pex_ep_event_pex_rst_deassert()
1828 val = appl_readl(pcie, APPL_CFG_MISC); in pex_ep_event_pex_rst_deassert()
1831 appl_writel(pcie, val, APPL_CFG_MISC); in pex_ep_event_pex_rst_deassert()
1833 val = appl_readl(pcie, APPL_PINMUX); in pex_ep_event_pex_rst_deassert()
1836 appl_writel(pcie, val, APPL_PINMUX); in pex_ep_event_pex_rst_deassert()
1838 appl_writel(pcie, pcie->dbi_res->start & APPL_CFG_BASE_ADDR_MASK, in pex_ep_event_pex_rst_deassert()
1841 appl_writel(pcie, pcie->atu_dma_res->start & in pex_ep_event_pex_rst_deassert()
1845 val = appl_readl(pcie, APPL_INTR_EN_L0_0); in pex_ep_event_pex_rst_deassert()
1849 appl_writel(pcie, val, APPL_INTR_EN_L0_0); in pex_ep_event_pex_rst_deassert()
1851 val = appl_readl(pcie, APPL_INTR_EN_L1_0_0); in pex_ep_event_pex_rst_deassert()
1854 appl_writel(pcie, val, APPL_INTR_EN_L1_0_0); in pex_ep_event_pex_rst_deassert()
1856 reset_control_deassert(pcie->core_rst); in pex_ep_event_pex_rst_deassert()
1858 if (pcie->update_fc_fixup) { in pex_ep_event_pex_rst_deassert()
1864 config_gen3_gen4_eq_presets(pcie); in pex_ep_event_pex_rst_deassert()
1866 init_host_aspm(pcie); in pex_ep_event_pex_rst_deassert()
1869 if (!pcie->supports_clkreq) { in pex_ep_event_pex_rst_deassert()
1870 disable_aspm_l11(pcie); in pex_ep_event_pex_rst_deassert()
1871 disable_aspm_l12(pcie); in pex_ep_event_pex_rst_deassert()
1874 if (!pcie->of_data->has_l1ss_exit_fix) { in pex_ep_event_pex_rst_deassert()
1880 pcie->pcie_cap_base = dw_pcie_find_capability(&pcie->pci, in pex_ep_event_pex_rst_deassert()
1884 if (pcie->enable_srns) { in pex_ep_event_pex_rst_deassert()
1885 val_16 = dw_pcie_readw_dbi(pci, pcie->pcie_cap_base + in pex_ep_event_pex_rst_deassert()
1888 dw_pcie_writew_dbi(pci, pcie->pcie_cap_base + PCI_EXP_LNKSTA, in pex_ep_event_pex_rst_deassert()
1892 clk_set_rate(pcie->core_clk, GEN4_CORE_CLK_FREQ); in pex_ep_event_pex_rst_deassert()
1909 if (pcie->of_data->has_ltr_req_fix) { in pex_ep_event_pex_rst_deassert()
1910 val = appl_readl(pcie, APPL_LTR_MSG_2); in pex_ep_event_pex_rst_deassert()
1912 appl_writel(pcie, val, APPL_LTR_MSG_2); in pex_ep_event_pex_rst_deassert()
1916 val = appl_readl(pcie, APPL_CTRL); in pex_ep_event_pex_rst_deassert()
1918 appl_writel(pcie, val, APPL_CTRL); in pex_ep_event_pex_rst_deassert()
1920 pcie->ep_state = EP_STATE_ENABLED; in pex_ep_event_pex_rst_deassert()
1926 reset_control_assert(pcie->core_rst); in pex_ep_event_pex_rst_deassert()
1927 tegra_pcie_disable_phy(pcie); in pex_ep_event_pex_rst_deassert()
1929 reset_control_assert(pcie->core_apb_rst); in pex_ep_event_pex_rst_deassert()
1931 clk_disable_unprepare(pcie->core_clk); in pex_ep_event_pex_rst_deassert()
1933 tegra_pcie_bpmp_set_pll_state(pcie, false); in pex_ep_event_pex_rst_deassert()
1935 tegra_pcie_bpmp_set_ctrl_state(pcie, false); in pex_ep_event_pex_rst_deassert()
1942 struct tegra_pcie_dw *pcie = arg; in tegra_pcie_ep_pex_rst_irq() local
1944 if (gpiod_get_value(pcie->pex_rst_gpiod)) in tegra_pcie_ep_pex_rst_irq()
1945 pex_ep_event_pex_rst_assert(pcie); in tegra_pcie_ep_pex_rst_irq()
1947 pex_ep_event_pex_rst_deassert(pcie); in tegra_pcie_ep_pex_rst_irq()
1952 static int tegra_pcie_ep_raise_legacy_irq(struct tegra_pcie_dw *pcie, u16 irq) in tegra_pcie_ep_raise_legacy_irq() argument
1958 appl_writel(pcie, 1, APPL_LEGACY_INTX); in tegra_pcie_ep_raise_legacy_irq()
1960 appl_writel(pcie, 0, APPL_LEGACY_INTX); in tegra_pcie_ep_raise_legacy_irq()
1964 static int tegra_pcie_ep_raise_msi_irq(struct tegra_pcie_dw *pcie, u16 irq) in tegra_pcie_ep_raise_msi_irq() argument
1969 appl_writel(pcie, BIT(irq), APPL_MSI_CTRL_1); in tegra_pcie_ep_raise_msi_irq()
1974 static int tegra_pcie_ep_raise_msix_irq(struct tegra_pcie_dw *pcie, u16 irq) in tegra_pcie_ep_raise_msix_irq() argument
1976 struct dw_pcie_ep *ep = &pcie->pci.ep; in tegra_pcie_ep_raise_msix_irq()
1988 struct tegra_pcie_dw *pcie = to_tegra_pcie(pci); in tegra_pcie_ep_raise_irq() local
1992 return tegra_pcie_ep_raise_legacy_irq(pcie, interrupt_num); in tegra_pcie_ep_raise_irq()
1995 return tegra_pcie_ep_raise_msi_irq(pcie, interrupt_num); in tegra_pcie_ep_raise_irq()
1998 return tegra_pcie_ep_raise_msix_irq(pcie, interrupt_num); in tegra_pcie_ep_raise_irq()
2029 static int tegra_pcie_config_ep(struct tegra_pcie_dw *pcie, in tegra_pcie_config_ep() argument
2032 struct dw_pcie *pci = &pcie->pci; in tegra_pcie_config_ep()
2033 struct device *dev = pcie->dev; in tegra_pcie_config_ep()
2043 ret = gpiod_set_debounce(pcie->pex_rst_gpiod, PERST_DEBOUNCE_TIME); in tegra_pcie_config_ep()
2050 ret = gpiod_to_irq(pcie->pex_rst_gpiod); in tegra_pcie_config_ep()
2055 pcie->pex_rst_irq = (unsigned int)ret; in tegra_pcie_config_ep()
2058 pcie->cid); in tegra_pcie_config_ep()
2064 irq_set_status_flags(pcie->pex_rst_irq, IRQ_NOAUTOEN); in tegra_pcie_config_ep()
2066 pcie->ep_state = EP_STATE_DISABLED; in tegra_pcie_config_ep()
2068 ret = devm_request_threaded_irq(dev, pcie->pex_rst_irq, NULL, in tegra_pcie_config_ep()
2072 name, (void *)pcie); in tegra_pcie_config_ep()
2096 struct tegra_pcie_dw *pcie; in tegra_pcie_dw_probe() local
2106 pcie = devm_kzalloc(dev, sizeof(*pcie), GFP_KERNEL); in tegra_pcie_dw_probe()
2107 if (!pcie) in tegra_pcie_dw_probe()
2110 pci = &pcie->pci; in tegra_pcie_dw_probe()
2113 pcie->dev = &pdev->dev; in tegra_pcie_dw_probe()
2114 pcie->of_data = (struct tegra_pcie_dw_of_data *)data; in tegra_pcie_dw_probe()
2115 pci->n_fts[0] = pcie->of_data->n_fts[0]; in tegra_pcie_dw_probe()
2116 pci->n_fts[1] = pcie->of_data->n_fts[1]; in tegra_pcie_dw_probe()
2120 ret = tegra_pcie_dw_parse_dt(pcie); in tegra_pcie_dw_probe()
2133 ret = tegra_pcie_get_slot_regulators(pcie); in tegra_pcie_dw_probe()
2146 if (pcie->pex_refclk_sel_gpiod) in tegra_pcie_dw_probe()
2147 gpiod_set_value(pcie->pex_refclk_sel_gpiod, 1); in tegra_pcie_dw_probe()
2149 pcie->pex_ctl_supply = devm_regulator_get(dev, "vddio-pex-ctl"); in tegra_pcie_dw_probe()
2150 if (IS_ERR(pcie->pex_ctl_supply)) { in tegra_pcie_dw_probe()
2151 ret = PTR_ERR(pcie->pex_ctl_supply); in tegra_pcie_dw_probe()
2154 PTR_ERR(pcie->pex_ctl_supply)); in tegra_pcie_dw_probe()
2158 pcie->core_clk = devm_clk_get(dev, "core"); in tegra_pcie_dw_probe()
2159 if (IS_ERR(pcie->core_clk)) { in tegra_pcie_dw_probe()
2161 PTR_ERR(pcie->core_clk)); in tegra_pcie_dw_probe()
2162 return PTR_ERR(pcie->core_clk); in tegra_pcie_dw_probe()
2165 pcie->appl_res = platform_get_resource_byname(pdev, IORESOURCE_MEM, in tegra_pcie_dw_probe()
2167 if (!pcie->appl_res) { in tegra_pcie_dw_probe()
2172 pcie->appl_base = devm_ioremap_resource(dev, pcie->appl_res); in tegra_pcie_dw_probe()
2173 if (IS_ERR(pcie->appl_base)) in tegra_pcie_dw_probe()
2174 return PTR_ERR(pcie->appl_base); in tegra_pcie_dw_probe()
2176 pcie->core_apb_rst = devm_reset_control_get(dev, "apb"); in tegra_pcie_dw_probe()
2177 if (IS_ERR(pcie->core_apb_rst)) { in tegra_pcie_dw_probe()
2179 PTR_ERR(pcie->core_apb_rst)); in tegra_pcie_dw_probe()
2180 return PTR_ERR(pcie->core_apb_rst); in tegra_pcie_dw_probe()
2183 phys = devm_kcalloc(dev, pcie->phy_count, sizeof(*phys), GFP_KERNEL); in tegra_pcie_dw_probe()
2187 for (i = 0; i < pcie->phy_count; i++) { in tegra_pcie_dw_probe()
2203 pcie->phys = phys; in tegra_pcie_dw_probe()
2211 pcie->atu_dma_res = atu_dma_res; in tegra_pcie_dw_probe()
2218 pcie->core_rst = devm_reset_control_get(dev, "core"); in tegra_pcie_dw_probe()
2219 if (IS_ERR(pcie->core_rst)) { in tegra_pcie_dw_probe()
2221 PTR_ERR(pcie->core_rst)); in tegra_pcie_dw_probe()
2222 return PTR_ERR(pcie->core_rst); in tegra_pcie_dw_probe()
2229 pcie->bpmp = tegra_bpmp_get(dev); in tegra_pcie_dw_probe()
2230 if (IS_ERR(pcie->bpmp)) in tegra_pcie_dw_probe()
2231 return PTR_ERR(pcie->bpmp); in tegra_pcie_dw_probe()
2233 platform_set_drvdata(pdev, pcie); in tegra_pcie_dw_probe()
2235 pcie->icc_path = devm_of_icc_get(&pdev->dev, "write"); in tegra_pcie_dw_probe()
2236 ret = PTR_ERR_OR_ZERO(pcie->icc_path); in tegra_pcie_dw_probe()
2238 tegra_bpmp_put(pcie->bpmp); in tegra_pcie_dw_probe()
2243 switch (pcie->of_data->mode) { in tegra_pcie_dw_probe()
2246 IRQF_SHARED, "tegra-pcie-intr", pcie); in tegra_pcie_dw_probe()
2253 ret = tegra_pcie_config_rp(pcie); in tegra_pcie_dw_probe()
2265 "tegra-pcie-ep-intr", pcie); in tegra_pcie_dw_probe()
2272 ret = tegra_pcie_config_ep(pcie, pdev); in tegra_pcie_dw_probe()
2280 dev_err(dev, "Invalid PCIe device type %d\n", in tegra_pcie_dw_probe()
2281 pcie->of_data->mode); in tegra_pcie_dw_probe()
2286 tegra_bpmp_put(pcie->bpmp); in tegra_pcie_dw_probe()
2292 struct tegra_pcie_dw *pcie = platform_get_drvdata(pdev); in tegra_pcie_dw_remove() local
2294 if (pcie->of_data->mode == DW_PCIE_RC_TYPE) { in tegra_pcie_dw_remove()
2295 if (!pcie->link_state) in tegra_pcie_dw_remove()
2298 debugfs_remove_recursive(pcie->debugfs); in tegra_pcie_dw_remove()
2299 tegra_pcie_deinit_controller(pcie); in tegra_pcie_dw_remove()
2300 pm_runtime_put_sync(pcie->dev); in tegra_pcie_dw_remove()
2302 disable_irq(pcie->pex_rst_irq); in tegra_pcie_dw_remove()
2303 pex_ep_event_pex_rst_assert(pcie); in tegra_pcie_dw_remove()
2306 pm_runtime_disable(pcie->dev); in tegra_pcie_dw_remove()
2307 tegra_bpmp_put(pcie->bpmp); in tegra_pcie_dw_remove()
2308 if (pcie->pex_refclk_sel_gpiod) in tegra_pcie_dw_remove()
2309 gpiod_set_value(pcie->pex_refclk_sel_gpiod, 0); in tegra_pcie_dw_remove()
2314 struct tegra_pcie_dw *pcie = dev_get_drvdata(dev); in tegra_pcie_dw_suspend_late() local
2317 if (pcie->of_data->mode == DW_PCIE_EP_TYPE) { in tegra_pcie_dw_suspend_late()
2318 dev_err(dev, "Failed to Suspend as Tegra PCIe is in EP mode\n"); in tegra_pcie_dw_suspend_late()
2322 if (!pcie->link_state) in tegra_pcie_dw_suspend_late()
2326 if (!pcie->of_data->has_sbr_reset_fix) { in tegra_pcie_dw_suspend_late()
2327 val = appl_readl(pcie, APPL_CTRL); in tegra_pcie_dw_suspend_late()
2331 appl_writel(pcie, val, APPL_CTRL); in tegra_pcie_dw_suspend_late()
2339 struct tegra_pcie_dw *pcie = dev_get_drvdata(dev); in tegra_pcie_dw_suspend_noirq() local
2341 if (!pcie->link_state) in tegra_pcie_dw_suspend_noirq()
2344 tegra_pcie_downstream_dev_to_D0(pcie); in tegra_pcie_dw_suspend_noirq()
2345 tegra_pcie_dw_pme_turnoff(pcie); in tegra_pcie_dw_suspend_noirq()
2346 tegra_pcie_unconfig_controller(pcie); in tegra_pcie_dw_suspend_noirq()
2353 struct tegra_pcie_dw *pcie = dev_get_drvdata(dev); in tegra_pcie_dw_resume_noirq() local
2356 if (!pcie->link_state) in tegra_pcie_dw_resume_noirq()
2359 ret = tegra_pcie_config_controller(pcie, true); in tegra_pcie_dw_resume_noirq()
2363 ret = tegra_pcie_dw_host_init(&pcie->pci.pp); in tegra_pcie_dw_resume_noirq()
2369 dw_pcie_setup_rc(&pcie->pci.pp); in tegra_pcie_dw_resume_noirq()
2371 ret = tegra_pcie_dw_start_link(&pcie->pci); in tegra_pcie_dw_resume_noirq()
2378 tegra_pcie_unconfig_controller(pcie); in tegra_pcie_dw_resume_noirq()
2384 struct tegra_pcie_dw *pcie = dev_get_drvdata(dev); in tegra_pcie_dw_resume_early() local
2387 if (pcie->of_data->mode == DW_PCIE_EP_TYPE) { in tegra_pcie_dw_resume_early()
2392 if (!pcie->link_state) in tegra_pcie_dw_resume_early()
2396 if (!pcie->of_data->has_sbr_reset_fix) { in tegra_pcie_dw_resume_early()
2397 val = appl_readl(pcie, APPL_CTRL); in tegra_pcie_dw_resume_early()
2403 appl_writel(pcie, val, APPL_CTRL); in tegra_pcie_dw_resume_early()
2411 struct tegra_pcie_dw *pcie = platform_get_drvdata(pdev); in tegra_pcie_dw_shutdown() local
2413 if (pcie->of_data->mode == DW_PCIE_RC_TYPE) { in tegra_pcie_dw_shutdown()
2414 if (!pcie->link_state) in tegra_pcie_dw_shutdown()
2417 debugfs_remove_recursive(pcie->debugfs); in tegra_pcie_dw_shutdown()
2418 tegra_pcie_downstream_dev_to_D0(pcie); in tegra_pcie_dw_shutdown()
2420 disable_irq(pcie->pci.pp.irq); in tegra_pcie_dw_shutdown()
2422 disable_irq(pcie->pci.pp.msi_irq[0]); in tegra_pcie_dw_shutdown()
2424 tegra_pcie_dw_pme_turnoff(pcie); in tegra_pcie_dw_shutdown()
2425 tegra_pcie_unconfig_controller(pcie); in tegra_pcie_dw_shutdown()
2426 pm_runtime_put_sync(pcie->dev); in tegra_pcie_dw_shutdown()
2428 disable_irq(pcie->pex_rst_irq); in tegra_pcie_dw_shutdown()
2429 pex_ep_event_pex_rst_assert(pcie); in tegra_pcie_dw_shutdown()
2476 .compatible = "nvidia,tegra194-pcie",
2480 .compatible = "nvidia,tegra194-pcie-ep",
2484 .compatible = "nvidia,tegra234-pcie",
2488 .compatible = "nvidia,tegra234-pcie-ep",
2506 .name = "tegra194-pcie",
2516 MODULE_DESCRIPTION("NVIDIA PCIe host controller driver");