Lines Matching refs:base
8 #define PCIE_HDP_CTRL(base) ((base) + 0x2c00) argument
9 #define PCIE_HDP_AXI_CTRL(base) ((base) + 0x2c04) argument
10 #define PCIE_HDP_HOST_WR_DESC0(base) ((base) + 0x2c10) argument
11 #define PCIE_HDP_HOST_WR_DESC0_H(base) ((base) + 0x2c14) argument
12 #define PCIE_HDP_HOST_WR_DESC1(base) ((base) + 0x2c18) argument
13 #define PCIE_HDP_HOST_WR_DESC1_H(base) ((base) + 0x2c1c) argument
14 #define PCIE_HDP_HOST_WR_DESC2(base) ((base) + 0x2c20) argument
15 #define PCIE_HDP_HOST_WR_DESC2_H(base) ((base) + 0x2c24) argument
16 #define PCIE_HDP_HOST_WR_DESC3(base) ((base) + 0x2c28) argument
17 #define PCIE_HDP_HOST_WR_DESC4_H(base) ((base) + 0x2c2c) argument
18 #define PCIE_HDP_RX_INT_CTRL(base) ((base) + 0x2c30) argument
19 #define PCIE_HDP_TX_INT_CTRL(base) ((base) + 0x2c34) argument
20 #define PCIE_HDP_INT_STATUS(base) ((base) + 0x2c38) argument
21 #define PCIE_HDP_INT_EN(base) ((base) + 0x2c3c) argument
22 #define PCIE_HDP_RX_DESC0_PTR(base) ((base) + 0x2c40) argument
23 #define PCIE_HDP_RX_DESC0_NOE(base) ((base) + 0x2c44) argument
24 #define PCIE_HDP_RX_DESC1_PTR(base) ((base) + 0x2c48) argument
25 #define PCIE_HDP_RX_DESC1_NOE(base) ((base) + 0x2c4c) argument
26 #define PCIE_HDP_RX_DESC2_PTR(base) ((base) + 0x2c50) argument
27 #define PCIE_HDP_RX_DESC2_NOE(base) ((base) + 0x2c54) argument
28 #define PCIE_HDP_RX_DESC3_PTR(base) ((base) + 0x2c58) argument
29 #define PCIE_HDP_RX_DESC3_NOE(base) ((base) + 0x2c5c) argument
31 #define PCIE_HDP_TX0_BASE_ADDR(base) ((base) + 0x2c60) argument
32 #define PCIE_HDP_TX1_BASE_ADDR(base) ((base) + 0x2c64) argument
33 #define PCIE_HDP_TX0_Q_CTRL(base) ((base) + 0x2c70) argument
34 #define PCIE_HDP_TX1_Q_CTRL(base) ((base) + 0x2c74) argument
35 #define PCIE_HDP_CFG0(base) ((base) + 0x2c80) argument
36 #define PCIE_HDP_CFG1(base) ((base) + 0x2c84) argument
37 #define PCIE_HDP_CFG2(base) ((base) + 0x2c88) argument
38 #define PCIE_HDP_CFG3(base) ((base) + 0x2c8c) argument
39 #define PCIE_HDP_CFG4(base) ((base) + 0x2c90) argument
40 #define PCIE_HDP_CFG5(base) ((base) + 0x2c94) argument
41 #define PCIE_HDP_CFG6(base) ((base) + 0x2c98) argument
42 #define PCIE_HDP_CFG7(base) ((base) + 0x2c9c) argument
43 #define PCIE_HDP_CFG8(base) ((base) + 0x2ca0) argument
44 #define PCIE_HDP_CFG9(base) ((base) + 0x2ca4) argument
45 #define PCIE_HDP_CFG10(base) ((base) + 0x2ca8) argument
46 #define PCIE_HDP_CFG11(base) ((base) + 0x2cac) argument
47 #define PCIE_INT(base) ((base) + 0x2cb0) argument
48 #define PCIE_INT_MASK(base) ((base) + 0x2cb4) argument
49 #define PCIE_MSI_MASK(base) ((base) + 0x2cb8) argument
50 #define PCIE_MSI_PNDG(base) ((base) + 0x2cbc) argument
51 #define PCIE_PRI_CFG(base) ((base) + 0x2cc0) argument
52 #define PCIE_PHY_CR(base) ((base) + 0x2cc4) argument
53 #define PCIE_HDP_CTAG_CTRL(base) ((base) + 0x2cf4) argument
54 #define PCIE_HDP_HHBM_BUF_PTR(base) ((base) + 0x2d00) argument
55 #define PCIE_HDP_HHBM_BUF_PTR_H(base) ((base) + 0x2d04) argument
56 #define PCIE_HDP_HHBM_BUF_FIFO_NOE(base) ((base) + 0x2d04) argument
57 #define PCIE_HDP_RX0DMA_CNT(base) ((base) + 0x2d10) argument
58 #define PCIE_HDP_RX1DMA_CNT(base) ((base) + 0x2d14) argument
59 #define PCIE_HDP_RX2DMA_CNT(base) ((base) + 0x2d18) argument
60 #define PCIE_HDP_RX3DMA_CNT(base) ((base) + 0x2d1c) argument
61 #define PCIE_HDP_TX0DMA_CNT(base) ((base) + 0x2d20) argument
62 #define PCIE_HDP_TX1DMA_CNT(base) ((base) + 0x2d24) argument
63 #define PCIE_HDP_RXDMA_CTRL(base) ((base) + 0x2d28) argument
64 #define PCIE_HDP_TX_HOST_Q_SZ_CTRL(base) ((base) + 0x2d2c) argument
65 #define PCIE_HDP_TX_HOST_Q_BASE_L(base) ((base) + 0x2d30) argument
66 #define PCIE_HDP_TX_HOST_Q_BASE_H(base) ((base) + 0x2d34) argument
67 #define PCIE_HDP_TX_HOST_Q_WR_PTR(base) ((base) + 0x2d38) argument
68 #define PCIE_HDP_TX_HOST_Q_RD_PTR(base) ((base) + 0x2d3c) argument
69 #define PCIE_HDP_TX_HOST_Q_STS(base) ((base) + 0x2d40) argument
72 #define PCIE_HHBM_CSR_REG(base) ((base) + 0x2e00) argument
73 #define PCIE_HHBM_Q_BASE_REG(base) ((base) + 0x2e04) argument
74 #define PCIE_HHBM_Q_LIMIT_REG(base) ((base) + 0x2e08) argument
75 #define PCIE_HHBM_Q_WR_REG(base) ((base) + 0x2e0c) argument
76 #define PCIE_HHBM_Q_RD_REG(base) ((base) + 0x2e10) argument
77 #define PCIE_HHBM_POOL_DATA_0_H(base) ((base) + 0x2e90) argument
78 #define PCIE_HHBM_CONFIG(base) ((base) + 0x2f9c) argument
79 #define PCIE_HHBM_POOL_REQ_0(base) ((base) + 0x2f10) argument
80 #define PCIE_HHBM_POOL_DATA_0(base) ((base) + 0x2f40) argument
81 #define PCIE_HHBM_WATERMARK_MASKED_INT(base) ((base) + 0x2f68) argument
82 #define PCIE_HHBM_WATERMARK_INT(base) ((base) + 0x2f6c) argument
83 #define PCIE_HHBM_POOL_WATERMARK(base) ((base) + 0x2f70) argument
84 #define PCIE_HHBM_POOL_OVERFLOW_CNT(base) ((base) + 0x2f90) argument
85 #define PCIE_HHBM_POOL_UNDERFLOW_CNT(base) ((base) + 0x2f94) argument
86 #define HBM_INT_STATUS(base) ((base) + 0x2f9c) argument
87 #define PCIE_HHBM_POOL_CNFIG(base) ((base) + 0x2f9c) argument