Lines Matching refs:u32

56 	u32 cfg_cookie;
58 	u32 num_malones;
59 	u32 malone_base_addr[MEDIAIP_MAX_NUM_MALONES];
60 	u32 hif_offset[MEDIAIP_MAX_NUM_MALONES];
61 	u32 malone_irq_pin[MEDIAIP_MAX_NUM_MALONES][MEDIAIP_MAX_NUM_MALONE_IRQ_PINS];
62 	u32 malone_irq_target[MEDIAIP_MAX_NUM_MALONES][MEDIAIP_MAX_NUM_MALONE_IRQ_PINS];
64 	u32 num_windsors;
65 	u32 windsor_base_addr[MEDIAIP_MAX_NUM_WINDSORS];
66 	u32 windsor_irq_pin[MEDIAIP_MAX_NUM_WINDSORS][MEDIAIP_MAX_NUM_WINDSOR_IRQ_PINS];
67 	u32 windsor_irq_target[MEDIAIP_MAX_NUM_WINDSORS][MEDIAIP_MAX_NUM_WINDSOR_IRQ_PINS];
69 	u32 cmd_irq_pin[MEDIAIP_MAX_NUM_CMD_IRQ_PINS];
70 	u32 cmd_irq_target[MEDIAIP_MAX_NUM_CMD_IRQ_PINS];
72 	u32 msg_irq_pin[MEDIAIP_MAX_NUM_MSG_IRQ_PINS];
73 	u32 msg_irq_target[MEDIAIP_MAX_NUM_MSG_IRQ_PINS];
75 	u32 sys_clk_freq;
76 	u32 num_timers;
77 	u32 timer_base_addr;
78 	u32 timer_irq_pin[MEDIAIP_MAX_NUM_TIMER_IRQ_PINS];
79 	u32 timer_irq_target[MEDIAIP_MAX_NUM_TIMER_IRQ_PINS];
80 	u32 timer_slots[MEDIAIP_MAX_NUM_TIMER_IRQ_SLOTS];
82 	u32 gic_base_addr;
83 	u32 uart_base_addr;
85 	u32 dpv_base_addr;
86 	u32 dpv_irq_pin;
87 	u32 dpv_irq_target;
89 	u32 pixif_base_addr;
91 	u32 pal_trace_level;
92 	u32 pal_trace_destination;
94 	u32 pal_trace_level1;
95 	u32 pal_trace_destination1;
97 	u32 heap_base;
98 	u32 heap_size;
100 	u32 cache_base_addr[2];
107 int vpu_imx8q_set_system_cfg_common(struct vpu_rpc_system_config *config, u32 regs, u32 core_id);
111 int vpu_imx8q_check_memory_region(dma_addr_t base, dma_addr_t addr, u32 size);
113 bool vpu_imx8q_check_fmt(enum vpu_core_type type, u32 pixelfmt);