Lines Matching refs:u32
252 u32 at;
253 u32 bt;
254 u32 av;
255 u32 bv;
258 u32 t_ref;
270 u32 mclk_max;
271 u32 mc_data[SMC_EVERGREEN_MC_REGISTER_ARRAY_SIZE];
307 u32 mclk_max;
308 u32 mc_data[SMC_NISLANDS_MC_REGISTER_ARRAY_SIZE];
335 u32 mc_arb_dram_timing;
336 u32 mc_arb_dram_timing2;
337 u32 mc_arb_rfsh_rate;
338 u32 mc_arb_burst_time;
342 u32 rlp;
343 u32 rmp;
344 u32 lhp;
345 u32 lmp;
349 u32 cg_spll_func_cntl;
350 u32 cg_spll_func_cntl_2;
351 u32 cg_spll_func_cntl_3;
352 u32 cg_spll_func_cntl_4;
353 u32 cg_spll_spread_spectrum;
354 u32 cg_spll_spread_spectrum_2;
355 u32 mclk_pwrmgt_cntl;
356 u32 dll_cntl;
357 u32 mpll_ad_func_cntl;
358 u32 mpll_ad_func_cntl_2;
359 u32 mpll_dq_func_cntl;
360 u32 mpll_dq_func_cntl_2;
361 u32 mpll_ss1;
362 u32 mpll_ss2;
492 u32 low_smio;
496 u32 cg_spll_func_cntl;
497 u32 cg_spll_func_cntl_2;
498 u32 cg_spll_func_cntl_3;
499 u32 cg_spll_spread_spectrum;
500 u32 cg_spll_spread_spectrum_2;
501 u32 mpll_ad_func_cntl;
502 u32 mpll_ad_func_cntl_2;
503 u32 mpll_dq_func_cntl;
504 u32 mpll_dq_func_cntl_2;
505 u32 mclk_pwrmgt_cntl;
506 u32 dll_cntl;
507 u32 mpll_ss1;
508 u32 mpll_ss2;
512 u32 cg_spll_func_cntl;
513 u32 cg_spll_func_cntl_2;
514 u32 cg_spll_func_cntl_3;
515 u32 cg_spll_spread_spectrum;
516 u32 cg_spll_spread_spectrum_2;
517 u32 mclk_pwrmgt_cntl;
518 u32 dll_cntl;
519 u32 mpll_func_cntl;
520 u32 mpll_func_cntl2;
521 u32 mpll_func_cntl3;
522 u32 mpll_ss;
523 u32 mpll_ss2;
553 u32 s0_vid_lower_smio_cntl;
555 u32 vddc_mask_low;
556 u32 mvdd_mask_low;
557 u32 mvdd_split_frequency;
558 u32 mvdd_low_smio[MAX_NO_OF_MVDD_VALUES];
565 u32 mclk_odt_threshold;
569 u32 boot_sclk;
571 u32 ref_div;
572 u32 active_auto_throttle_sources;
573 u32 mclk_stutter_mode_threshold;
574 u32 mclk_strobe_mode_threshold;
575 u32 mclk_edc_enable_threshold;
576 u32 bsp;
577 u32 bsu;
578 u32 pbsp;
579 u32 pbsu;
580 u32 dsp;
581 u32 psp;
582 u32 asi;
583 u32 pasi;
584 u32 vrc;
585 u32 restricted_levels;
586 u32 rlp;
587 u32 rmp;
588 u32 lhp;
589 u32 lmp;
606 u32 sclk;
607 u32 mclk;
610 u32 flags;
638 u32 i_leakage;
640 u32 pwr_const;
641 u32 dc_cac_value;
642 u32 bif_cac_value;
643 u32 lkge_pwr;
673 u32 mclk_edc_wr_enable_threshold;
830 u32 mclk_rtt_mode_threshold;
848 u32 dc_cac_table[NISLANDS_DCCAC_MAX_LEVELS];
861 u32 offset;
862 u32 mask;
863 u32 shift;
864 u32 value;
870 u32 cac_window;
871 u32 l2_lta_window_size_default;
876 u32 fixed_kt;
877 u32 lkge_lut_v0_percent;
884 u32 cac_leakage;
886 u32 wintime;
887 u32 l2_lta_window_size;
896 u32 tau[SMC_SISLANDS_DTE_MAX_FILTER_STAGES];
897 u32 r[SMC_SISLANDS_DTE_MAX_FILTER_STAGES];
898 u32 k;
899 u32 t0;
900 u32 max_t;
906 u32 tdep_tau[SMC_SISLANDS_DTE_MAX_TEMPERATURE_DEPENDENT_ARRAY_SIZE];
907 u32 tdep_r[SMC_SISLANDS_DTE_MAX_TEMPERATURE_DEPENDENT_ARRAY_SIZE];
908 u32 t_threshold;
913 u32 cg_spll_func_cntl;
914 u32 cg_spll_func_cntl_2;
915 u32 cg_spll_func_cntl_3;
916 u32 cg_spll_func_cntl_4;
917 u32 cg_spll_spread_spectrum;
918 u32 cg_spll_spread_spectrum_2;
919 u32 dll_cntl;
920 u32 mclk_pwrmgt_cntl;
921 u32 mpll_ad_func_cntl;
922 u32 mpll_dq_func_cntl;
923 u32 mpll_func_cntl;
924 u32 mpll_func_cntl_1;
925 u32 mpll_func_cntl_2;
926 u32 mpll_ss1;
927 u32 mpll_ss2;
931 u32 mclk_max;
932 u32 mc_data[SMC_SISLANDS_MC_REGISTER_ARRAY_SIZE];
958 u32 cg_ulv_control;
959 u32 cg_ulv_parameter;
960 u32 volt_change_delay;
975 u32 max_cu;
980 u32 sys_pcie_mask;
990 u32 sram_end;
991 u32 state_table_start;
992 u32 soft_regs_start;
993 u32 mc_reg_table_start;
994 u32 arb_table_start;
995 u32 cac_table_start;
996 u32 dte_table_start;
997 u32 spll_table_start;
998 u32 papm_cfg_table_start;
999 u32 fan_table_start;
1017 u32 t_min;
1018 u32 fan_ctrl_default_mode;