Lines Matching +full:clkr +full:- +full:- +full:-
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12 #include <dt-bindings/clock/qcom,gcc-sm6350.h>
14 #include "clk-alpha-pll.h"
15 #include "clk-branch.h"
16 #include "clk-rcg.h"
17 #include "clk-regmap.h"
18 #include "clk-regmap-divider.h"
19 #include "clk-regmap-mux.h"
37 .clkr = {
63 .clkr.hw.init = &(struct clk_init_data){
66 &gpll0.clkr.hw,
85 .clkr.hw.init = &(struct clk_init_data){
88 &gpll0.clkr.hw,
98 .clkr = {
124 .clkr.hw.init = &(struct clk_init_data){
127 &gpll6.clkr.hw,
137 .clkr = {
160 { .hw = &gpll0.clkr.hw },
161 { .hw = &gpll6_out_even.clkr.hw },
162 { .hw = &gpll0_out_even.clkr.hw },
172 { .hw = &gpll0_out_even.clkr.hw },
182 { .hw = &gpll0_out_odd.clkr.hw },
201 { .hw = &gpll0.clkr.hw },
202 { .hw = &gpll0_out_odd.clkr.hw },
214 { .hw = &gpll0_out_odd.clkr.hw },
216 { .hw = &gpll0_out_even.clkr.hw },
237 { .hw = &gpll6_out_even.clkr.hw },
238 { .hw = &gpll0_out_even.clkr.hw },
249 { .hw = &gpll0_out_odd.clkr.hw },
250 { .hw = &gpll7.clkr.hw },
257 .clkr.hw.init = &(struct clk_init_data) {
260 &gpll0.clkr.hw,
271 .clkr.hw.init = &(struct clk_init_data) {
274 &gpll0.clkr.hw,
292 .clkr.hw.init = &(struct clk_init_data){
315 .clkr.hw.init = &(struct clk_init_data){
329 .clkr.hw.init = &(struct clk_init_data){
343 .clkr.hw.init = &(struct clk_init_data){
363 .clkr.hw.init = &(struct clk_init_data){
404 .clkr.hw.init = &gcc_qupv3_wrap0_s0_clk_src_init,
420 .clkr.hw.init = &gcc_qupv3_wrap0_s1_clk_src_init,
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500 .clkr.hw.init = &gcc_qupv3_wrap1_s0_clk_src_init,
516 .clkr.hw.init = &gcc_qupv3_wrap1_s1_clk_src_init,
532 .clkr.hw.init = &gcc_qupv3_wrap1_s2_clk_src_init,
548 .clkr.hw.init = &gcc_qupv3_wrap1_s3_clk_src_init,
564 .clkr.hw.init = &gcc_qupv3_wrap1_s4_clk_src_init,
580 .clkr.hw.init = &gcc_qupv3_wrap1_s5_clk_src_init,
602 .clkr.hw.init = &(struct clk_init_data){
623 .clkr.hw.init = &(struct clk_init_data){
648 .clkr.hw.init = &(struct clk_init_data){
672 .clkr.hw.init = &(struct clk_init_data){
694 .clkr.hw.init = &(struct clk_init_data){
714 .clkr.hw.init = &(struct clk_init_data){
735 .clkr.hw.init = &(struct clk_init_data){
757 .clkr.hw.init = &(struct clk_init_data){
776 .clkr.hw.init = &(struct clk_init_data){
790 .clkr.hw.init = &(struct clk_init_data){
803 .clkr = {
809 &gcc_ufs_phy_axi_clk_src.clkr.hw,
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829 &gcc_ufs_phy_axi_clk_src.clkr.hw,
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869 &gcc_usb30_prim_master_clk_src.clkr.hw,
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1163 &gpll0.clkr.hw,
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1293 &gcc_gpu_gpll0_main_div_clk_src.clkr.hw,
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1426 &gpll0.clkr.hw,
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2113 .clkr = {
2119 &gcc_ufs_phy_unipro_core_clk_src.clkr.hw,
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2139 &gcc_ufs_phy_unipro_core_clk_src.clkr.hw,
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2237 &gcc_usb3_prim_phy_aux_clk_src.clkr.hw,
2251 .clkr = {
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2310 .clkr = {
2356 [GCC_AGGRE_UFS_PHY_AXI_CLK] = &gcc_aggre_ufs_phy_axi_clk.clkr,
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2399 [GCC_NPU_GPLL0_DIV_CLK] = &gcc_npu_gpll0_div_clk.clkr,
2400 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
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2436 [GCC_QUPV3_WRAP_1_S_AHB_CLK] = &gcc_qupv3_wrap_1_s_ahb_clk.clkr,
2437 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
2438 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
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2440 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
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2442 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
2443 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
2444 [GCC_SDCC2_APPS_CLK_SRC] = &gcc_sdcc2_apps_clk_src.clkr,
2445 [GCC_SYS_NOC_CPUSS_AHB_CLK] = &gcc_sys_noc_cpuss_ahb_clk.clkr,
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2447 [GCC_UFS_PHY_AHB_CLK] = &gcc_ufs_phy_ahb_clk.clkr,
2448 [GCC_UFS_PHY_AXI_CLK] = &gcc_ufs_phy_axi_clk.clkr,
2449 [GCC_UFS_PHY_AXI_CLK_SRC] = &gcc_ufs_phy_axi_clk_src.clkr,
2450 [GCC_UFS_PHY_ICE_CORE_CLK] = &gcc_ufs_phy_ice_core_clk.clkr,
2451 [GCC_UFS_PHY_ICE_CORE_CLK_SRC] = &gcc_ufs_phy_ice_core_clk_src.clkr,
2452 [GCC_UFS_PHY_PHY_AUX_CLK] = &gcc_ufs_phy_phy_aux_clk.clkr,
2453 [GCC_UFS_PHY_PHY_AUX_CLK_SRC] = &gcc_ufs_phy_phy_aux_clk_src.clkr,
2454 [GCC_UFS_PHY_RX_SYMBOL_0_CLK] = &gcc_ufs_phy_rx_symbol_0_clk.clkr,
2455 [GCC_UFS_PHY_RX_SYMBOL_1_CLK] = &gcc_ufs_phy_rx_symbol_1_clk.clkr,
2456 [GCC_UFS_PHY_TX_SYMBOL_0_CLK] = &gcc_ufs_phy_tx_symbol_0_clk.clkr,
2457 [GCC_UFS_PHY_UNIPRO_CORE_CLK] = &gcc_ufs_phy_unipro_core_clk.clkr,
2459 &gcc_ufs_phy_unipro_core_clk_src.clkr,
2460 [GCC_USB30_PRIM_MASTER_CLK] = &gcc_usb30_prim_master_clk.clkr,
2461 [GCC_USB30_PRIM_MASTER_CLK_SRC] = &gcc_usb30_prim_master_clk_src.clkr,
2462 [GCC_USB30_PRIM_MOCK_UTMI_CLK] = &gcc_usb30_prim_mock_utmi_clk.clkr,
2464 &gcc_usb30_prim_mock_utmi_clk_src.clkr,
2465 [GCC_USB30_PRIM_SLEEP_CLK] = &gcc_usb30_prim_sleep_clk.clkr,
2466 [GCC_USB3_PRIM_CLKREF_CLK] = &gcc_usb3_prim_clkref_clk.clkr,
2467 [GCC_USB3_PRIM_PHY_AUX_CLK] = &gcc_usb3_prim_phy_aux_clk.clkr,
2468 [GCC_USB3_PRIM_PHY_AUX_CLK_SRC] = &gcc_usb3_prim_phy_aux_clk_src.clkr,
2469 [GCC_USB3_PRIM_PHY_COM_AUX_CLK] = &gcc_usb3_prim_phy_com_aux_clk.clkr,
2470 [GCC_USB3_PRIM_PHY_PIPE_CLK] = &gcc_usb3_prim_phy_pipe_clk.clkr,
2471 [GCC_VIDEO_AHB_CLK] = &gcc_video_ahb_clk.clkr,
2472 [GCC_VIDEO_AXI_CLK] = &gcc_video_axi_clk.clkr,
2473 [GCC_VIDEO_THROTTLE_AXI_CLK] = &gcc_video_throttle_axi_clk.clkr,
2474 [GCC_VIDEO_XO_CLK] = &gcc_video_xo_clk.clkr,
2475 [GPLL0] = &gpll0.clkr,
2476 [GPLL0_OUT_EVEN] = &gpll0_out_even.clkr,
2477 [GPLL0_OUT_ODD] = &gpll0_out_odd.clkr,
2478 [GPLL6] = &gpll6.clkr,
2479 [GPLL6_OUT_EVEN] = &gpll6_out_even.clkr,
2480 [GPLL7] = &gpll7.clkr,
2481 [GCC_UFS_PHY_PHY_AUX_HW_CTL_CLK] = &gcc_ufs_phy_phy_aux_hw_ctl_clk.clkr,
2482 [GCC_UFS_PHY_AXI_HW_CTL_CLK] = &gcc_ufs_phy_axi_hw_ctl_clk.clkr,
2484 &gcc_aggre_ufs_phy_axi_hw_ctl_clk.clkr,
2486 &gcc_ufs_phy_unipro_core_hw_ctl_clk.clkr,
2488 &gcc_ufs_phy_ice_core_hw_ctl_clk.clkr,
2489 [GCC_GPU_GPLL0_MAIN_DIV_CLK_SRC] = &gcc_gpu_gpll0_main_div_clk_src.clkr,
2490 [GCC_NPU_PLL0_MAIN_DIV_CLK_SRC] = &gcc_npu_pll0_main_div_clk_src.clkr,
2545 { .compatible = "qcom,gcc-sm6350" },
2574 .name = "gcc-sm6350",